摘要：为满足直接射频采样ADC对数字下变频器(digital down converter, DDC)抽取模式数量的需求,提出了一种多模式DDC设计。首先研究和分析了AD采样原理、DDC原理和高速高精度数控振荡器原理,建立了基于多模式抽取滤波器组的DDC模型,并进行了行为级仿真和分析;之后采用Verilog HDL完成了RTL设计与仿真,利用Synopsys数字后端工具链完成了基于28 nm工艺的版图设计与后仿。仿真显示,该设计可工作在1 GHz时钟下,实现了14种模式,最低阻带衰减大于100 dB,在抽取系数为2的条件下,-3 dB带宽达到478.867 MHz。包含ADC所需的其他数字电路的总面积为1 300μm×1 370μm(DDC约占67%),总仿真功耗为301.7 mW。该设计具有抽取模式多、功耗低、消耗资源少的优点,能够满足直接射频采样ADC对多模式DDC的需求。

摘要：本文提出了一种适合ASIC实现的可编程的数字下变频器(DDC)设计方法,该DDC嵌入于4GS/s-12bit ADC中,能够处理频率为4GHz的输入信号,并提供抽取因子分别为4、8、16、32的降采样功能.设计的DDC由一个基于CORDIC算法实现的数控振荡器(NCO)和一个全半带滤波器(HB-FIR)级联结构的抽取滤波器组组成.优化半带滤波器系数和各级数据精度,提出多种改进结构优化设计,有效减少硬件开销.基于40nm CMOS工艺,完成数字下变频器的前端设计和后端实现,并进行了流片.仿真结果显示,该设计可以在500 MHz的工作时钟频率下达到设计目标,抽取因子为4模式下,最大无衰减通带带宽可达420MHz,版图面积1550*650μm2,0.9V工作电压,功耗为180.69mW.验证了该设计方法适合于高速高精度数字信号的2n下变频.

摘要：本文提出了一种内嵌于8GS/s-14bit RF-DAC中数字上变频器(DUC)的设计方案,该方案采用ASIC实现,能够得到采样频率达8 GHz的输出信号,并提供插值因子分别为2、4、8、16的上变频功能.基于CORDIC算法,提出16路时域交织的数控振荡器(NCO)结构,同时采用全半带滤波器(HB-FIR)折叠结构级联实现内插滤波器组.基于40 nm CMOS工艺,完成RTL级设计和GDSII版图设计,并将其内嵌于8 GS/s-14bit RF-DAC中完成混合SOC的电路设计与验证.测试结果显示,该设计可以在500 MHz的工作时钟频率下达到设计目标,数字部分的版图面积为2551*2580μm^2,仿真功耗约为1365.4 mW.在40 nm CMOS工艺下流片,流片测试结果显示该芯片设计能够完成预设目标,且在插值为16的模式下,测得芯片数字部分功耗为为1250 mW,符合设计预期.

摘要：为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该Sigma⁃Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3~5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。

摘要：介绍了一款基于GaAs HBT工艺的1 GS/s 1.5 bit模数转换器。通过分析模数转换器(ADC)的参考电压失配的来源,引入一种能提高电路对称性的新型差分参考网络架构,提出了减小失配的设计方法,显著提高了参考电平的对称性和一致性,从而减小参考电平的失配。此外,分析了比较器的静态和动态失配电压,对迟滞现象进行了解释。针对ADC的特点,详细分析了新型差分参考网络和比较器的关键设计参数。芯片实测结果表明,片内参考电平失配不超过1 mV,采样频率达到1 GS/s,功耗为350 mW。

摘要：设计并实现了一款超宽带高速模数转换器(ADC)芯片。该ADC采用时间交织的架构,提高了数据转换的速率;改进了前端接收电路,增加了信号的模拟输入带宽;使用优化的自举开关电路以增加信号采样率;并通过高速的自校准比较器,校准比较器的输入失调电压,保证信号量化的速度。基于40 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该ADC芯片采样率可达36 GS/s,3 dB带宽可达18 GHz,且在模拟输入信号的全频带内,有效位数(ENOB)可达2.5 bit以上。该芯片可以对DC^18 GHz内的射频信号直接采样,简化超宽带接收机的结构,满足超宽带接收系统的应用需求,具有系统结构简单、成本低、集成度高的优点。

摘要：只读存储器广泛应用于直接数字频率合成器的相位幅度转换电路.通过对只读存储器建立等效模型,分析如何减少存取时间,提高直接数字频率合成器的工作频率.并对仿真波形出现信号偏差现象进行分析,以指导电路设计.设计的64×3bit只读存储器集成到8bit直接数字频率合成器中.测试结果表明只读存储器最高工作在6GHz,可有效提高直接数字频率合成器的无杂散动态范围.

摘要：简易调幅发射机,由调幅信号源和高频高效功率放大器组成。调幅信号源由LC振荡电路产生正弦波;锁相环芯片MC145152和双模分频器MC12017组成锁相环,将载波频率精确的锁定在15MHz,输出载波的稳定度和准确度达到2×10-6;振幅调制采用MC1496,调制度固定为30%,输出幅度调节范围宽;高频功率放大级应用功率合成技术,采用反相推挽功率合成电路,在50Ω负载上输出功率大于60mW。本设计有功率和效率数字显示,负载电压和功放电源电压、电流经A/D,由单片机计算出输出功率和效率,128×64液晶LCD显示。整个设计的优点在于频率稳定度和准确度高、调制度稳定在30%,输出功率大、效率高。

摘要：本文基于40 nm CMOS工艺,设计了一种10 bit 50 MSps的DAC,该DAC内嵌于一款4 GSps 12 bit的ADC核内进行非线性校准的工作.DAC电路的主体为分段式结构,高6位和低4位分别为温度计码和二进制码.本文提出一种利用模拟电路来进行二进制码转温度计码的设计,可以有效的提高DAC的INL及减小译码电路版图的面积.为了减小因版图布局而引起的失配误差,电流源阵列采用Q2 Random Walk布局.版图后仿的结果显示,在1.8V电源供电下,DAC的DNL和INL的最大绝对值分别为0.04 LSB和0.015 LSB.当仿真时的输出信号频率为0.098 MHz时,DAC的SFDR为73.5 dB.

摘要：采用平面微带线结构及内匹配GaAs金属半导体场效应晶体管的Ku波段大功率脉冲功率放大器模块,研究了在Ku波段脉冲功率放大器研制中的稳定性问题,设计了双层腔体结构对低频电路和高频电路进行隔离,并在偏置网络中加入稳定性网络,消除了低频振荡和参量振荡,有效提高了功率放大器的稳定性。对直流供电电路进行优化,使电路可以根据不同应用需要灵活调整工作状态设计了储能电容电路,提高了脉冲功率放大器的工作效率。研制成功的Ku波段脉冲功率放大器模块,在13.5～14.0GHz工作频段,冲重复频率3kHz,占空比10%,功率增益Gp≥44dB,输出脉冲峰值功率Ppk≥30W,总体工作效率η≥26%(ClassB)。功率放大器在DC～14.0GHz内稳定,没有振荡现象发生。