摘要：A radiation-hardened-by-design phase-locked loop（PLL） with a frequency range of 200 to 1000 MHz is *** presenting a novel charge compensation circuit,composed by a lock detector circuit,two operational amplifiers,and four MOS devices,the proposed PLL significantly reduces the recovery time after the presence of a single event transient（SET）.Comparing with many traditional hardened methods,most of which endeavor to enhance the immunity of the charge pump output node to an SET,the novel PLL can also decrease its susceptibility in the presence of an SET in other blocks.A novel system model is presented to describe immunity of a PLL to an SET and used to compare the sensitivity of traditional and hardened PLLs to an *** SET is simulated on Sentaurus TCAD simulation workbench to model the induced pulse *** simulation with a 130 nm CMOS process model shows that the recovery time of the proposed PLL reduces by up to 93.5%compared with the traditional one,at the same time,the charge compensation circuit adds no complexity to the systemic parameter design.

摘要：随着绝缘体上硅(SOI)技术的快速进展,SOI集成电路的静电放电(ESD)保护已成为一个主要的可靠性问题.研究了基于PD SOI工艺的栅耦合N型金属氧化物半导体管(GCNMOS)电源箝位保护电路,以形成全芯片ESD保护网络.利用HSPICE仿真的方法,可以准确地确定R值和C值,以确定合理的触发电压.根据PD SOI工艺特点设计了基于不同体偏置类型、不同源漏注入类型和不同栅宽的NMOS管的各种GCNMOS电源箝位保护电路,并进行了MPW流片及TLP测试分析,得到源漏深注、体悬浮的H型栅NMOS组成的GCN MOS电源箝位保护电路的抗ESD能力最好,单位宽度(1μm)抗HBM ESD能力可达9.25 V.

摘要：多时钟域的处理是系统级芯片(SoC)设计中的一个重要环节。如果对其中出现的特殊问题估计不足,将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定,顺利完成数据的传输是每个设计者都需要关注的问题。在此讨论了在多时钟域中异步信号带来的亚稳态及对整个电路性能和功能的影。针对单一信号的异步传输,在已有的双触发器构成的同步器的基础上提出了4种同步单元:脉冲到脉冲的同步、脉冲到电平的同步、电平到电平的同步,电平到脉冲的同步。值得强调的是这4种同步器都对异步时钟频率没有大小关系的限制。并且给出了4种同步器的电路结构图并进行了实现,使得数据传输更加稳定可靠。

摘要：为了满足航天星载系统中音视频、图像等多样化、复杂化业务数据的无冲突高速传输,以及满足控制信息的实时处理,并实现星载系统SpaceWire-SpaceFibre网络构建,提出了一种支持服务质量(QoS)特性的SpaceFibre接口设计与实现方案。该SpaceFibre接口支持SpaceFibre协议和SpaceWire包层协议,支持带宽预留、优先级和时隙调度QoS机制配置,支持64个时隙和系统时隙同步更新,可同时支持4种业务数据的无冲突和确定性传输,带宽利用率达90%以上。

摘要：在分析航天应用需求及SoC技术特点的基础上,讨论SoC技术在航天应用的可行性,针对航天用SoC对设计、验证及抗辐照等方面的特殊要求,结合目前国内航天用SoC的发展现状,提出整机与电路相结合、设计与应用相结合、立足未来跨越式发展及兼顾目前行业需求相结合的航天应用SoC的发展思路。

摘要：为提高空间环境下电子设备的可靠性,提升抗辐射加固SOI(Silicon on Insulator)集成电路的设计效率,通过构建完整的建库流程,自主设计开发了基于3.3V-0.35μm-PD(Partly)SOI CMOS(ComplementaryMetal-Semiconductor)工艺平台,并面向Synopsys电子设计自动化软件的抗辐射加固标准单元库。标准单元采用H型栅及源漏非对称注入结构,以提高抗辐射性能,最后对该单元库进行了电子设计自动化工具流程验证和测试验证。实验结果表明,检错纠错验证电路功能符合设计要求,抗总剂量水平大于300krad(Si)。

摘要：本文介绍一种能够挂载于高速总线AHB的UART核。它充分利用了AMBA2.0协议对高速总线通信方式的规定,实现了慢速设备与高速总线的兼容。设计的一种自适应波特率发生器,通过对串行线路上的数据位进行精确周期采样计数,能够自动得出串行数据波特率;本设计同时在数据链路层实现了一个协议转换模块,通过规定协议的方式完成UART帧格式与AHB数据格式的相互转换,而协议中增加的自控信息,使得串行数据能够更快的转换成高速总线上的并行信号。该IP采用硬件描述语言(VHDL)设计,核心部件采用有限状态机(FSM)实现,最终形成可复用的IP软核。

摘要：基于0.35μmSOI工艺平台,进行PDSOI CMOS标准单元建库技术研究。讨论选用H型栅和源漏非对称结构CMOS建立PDSOI标准单元的优点,根据0.35μm SOI CMOS工艺设计规则进行标准单元库设计,并设计了标准单元测试芯片。

摘要：CAN2.0总线协议中所规定的帧的种类和格式以及总线的状态控制过程较为复杂,在实际电路设计过程中,为能更好地实现其协议功能和状态控制,可以采用状态机来简化和实现CAN总线控制器系统中的协议功能和状态控制过程。文中基于这种方法设计出CAN总线控制器状态控制状态机和报文接收状态机,通过编写RTL级代码,设计出硬件电路。在设计完成后,使用基于e语言的SpecmanElite和modelsim6.2软件平台进行仿真和验证,结果表明该电路功能正确,满足设计要求和使用要求。

摘要：针对高速网络通信中高位宽并行数据的实时校验需求,提出了一种可单周期实现的、面向128位并行数据的循环冗余校验算法(Cyclic Redundancy Check,CRC)。该算法首先根据CRC串行编码原理得到8位并行数据的CRC校验矩阵,之后对矩阵进行迭代简化,得到32位并行数据的参数矩阵,此参数矩阵作为该CRC算法的核心实现了对数据进行预处理。最后对该算法进行了硬件实现,仿真及综合结果表明,该算法可在单周期内完成对128位并行数据的CRC编码和解码校验,时钟频率提高1.8倍,而硬件开销仅增加5.15%。