摘要：当普通EEPROM单元在太空中应用时,会受到辐照效应的影响,导致单元可靠性降低,寿命缩短,为此,基于0.18μm工艺,设计出一种新型抗辐照EEPROM单元.新单元采用环形栅和场区隔离管加固结构.加固后,单元面积为9.56μm2,抗总剂量效应能力大于1 500 Gy,抗辐照能力明显优于普通结构.为明确失效机制,基于新单元结构在辐照条件下的阈值退化曲线,分析了辐照效应对存储单元的影响,并与普通单元的辐照效应相比较.结果表明:总剂量效应引起的边缘寄生管源/漏端漏电及场氧下漏电是深亚微米工艺EEPROM失效的主要机制.新单元针对失效机制的加固设计,提高了抗辐照能力和可靠性.该设计为满足太空应用中抗辐照存储器的需要,提供了良好的基础.

摘要：基于0.35μm CMOS工艺,研究了辐射条件下,单粒子瞬态效应对差分放大器的影响。经过仿真分析发现:差分放大器中偏置电路输出节点对单粒子瞬态效应敏感,偏置电路输出电流大小决定了放大器输出信号抗单粒子瞬态效应的能力。为提高差分放大器的抗单粒子瞬态效应的能力,采取增加偏置电路输出驱动能力以及引入电阻/电容等加固设计技术。经过Hspice仿真及单粒子辐照实验证明,辐射加固后的放大器抗单粒子瞬态扰动能力从未加固的18 MeV·cm2/mg增加到37 MeV·cm2/mg,抗单粒子辐射性能提高了一倍以上。加固后的放大器能够满足航天应用的需求。

摘要：绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选。但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点。设计了一款基于130 nm部分耗尽型SOI(PD-SOI)工艺的数字专用IC(ASIC)。针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响。该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考。

摘要：氮化镓器件凭借优异的性能在抗辐照应用领域备受关注,为探究不同结构的氮化镓器件抗质子辐照能力,开展了对增强型Cascode级联结构和P-GaN栅结构GaN高电子迁移率晶体管(High Electron Mobility Transistor,HEMT)器件的5MeV质子辐照试验,分析器件电学特性退化规律,并明确其质子辐照效应损伤机制。试验发现,质子辐照注量越大,Cascode结构器件阈值电压负漂越严重,同时饱和漏极电流增加越显著,当质子注量大于1×10^(13) p∙cm^(-2)时,器件电学特性退化程度开始降低。对于P-GaN栅结构GaN HEMT而言,辐照后电学特性退化规律与Cascode结构器件截然相反,且退化程度明显小于Cascode结构器件,表明增强型Cascode结构器件对质子辐照更加敏感。结合低频噪声测试,发现随辐照注量的增加,Cascode结构器件噪声功率谱密度先增加后保持稳定,其变化规律与电学特性退化情况相吻合。分析认为,5 MeV质子辐照诱导发生电离损伤使Cascode结构器件内部级联的Si基金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor,MOSFET)栅氧化层产生了更多的氧化物陷阱电荷与界面态陷阱电荷,是Cascode结构器件对质子辐照敏感的主要原因。研究结果对GaN功率器件加固设计和航天应用器件选型具有一定的参考价值。

摘要：设计了一款抗辐射自偏置锁相环(PLL),对PLL电路中关键逻辑进行单粒子效应分析,找出敏感节点,再对这些节点进行加固设计。该PLL电路用SMIC 0.18μm 1P4MCMOS工艺实现了设计。加固后的电路在中国原子能科学研究院核物理研究所,选择入射能量为206MeV、LET为37MeV·cm2/mg的72 Ge离子进行了单粒子辐射试验。PLL未发生失锁现象,能够满足航天应用的需求。

摘要：基于部分耗尽型绝缘层上硅(SOI)器件的能带结构,从电荷堆积机理的电场因素入手,为改善辐照条件下背栅Si/SiO_2界面的电场分布,将半导体金属氧化物(MOS)器件和平板电容模型相结合,建立了背栅偏置模型.为验证模型,利用合金烧结法将背栅引出加负偏置,对NMOS和PMOS进行辐照试验,得出:NMOS背栅接负压,可消除背栅效应对器件性能的影响,改善器件的前栅I-V特性;而PMOS背栅接负压,则会使器件的前栅I-V性能恶化.因此,在利用背栅偏置技术改善SOI/NMOS器件性能的同时,也需要考虑背栅偏置对PMOS的影响,折中选取偏置电压.该研究结果为辐照条件下部分耗尽型SOI/MOS器件背栅效应的改善提供了设计加固方案,也为宇航级集成电路设计和制造提供了理论支持.

摘要：随着集成电路制造工艺尺寸不断减小、集成度不断提高,集成电路在太空环境应用中更容易受到单粒子辐照效应的影响,可靠性问题越发严重。特别是对高频数字电路而言,单粒子翻转效应(SEU)及单粒子瞬态扰动(SET)会导致数据软错误。虽然以往的大尺寸SOI工艺,具有很好的抗单粒子性能,但仍需要对深亚微米SOI电路进行辐照效应研究。文中通过对4种触发器链进行抗辐照设计,用0.18μm SOI工艺进行了流片验证,并与体硅CMOS工艺对比分析。1.8V电源电压条件下的触发器翻转阈值可以达到41.7MeV·cm2/mg,抗辐射性能比0.18μm体硅CMOS工艺提升了约200%。

摘要：利用Muller_C单元,设计一种异步保存及互锁存储单元结构,该结构采用状态锁存机制和增加节点电容方法,能有效防止单粒子翻转效应的发生,同时也可提高电路抗单粒子瞬变和多节点扰动效应的能力。在0.18μm工艺条件下用此结构设计的D触发器,面积为1 422μm2,动态功耗为0.42mW,建立时间为0.2ns,保持时间为0.03ns。实验结果表明:利用触发器链验证电路,在时钟频率为20 MHz时,单粒子LET翻转阈值为31MeV·cm2/mg,比双互锁存储单元结构的抗单粒子能力提高40%。

摘要：研究设计了一种多节点的1553B总线协议处理器,可以模拟整套1553B总线系统,既可以作为测试设备,也可作为总线上的多个节点在实际应用中使用。针对总线协议处理器逻辑与存储资源占用高、难以单片实现的问题,提出了多核MIMD架构的实现思路,有效地降低了逻辑资源的使用量,使其可以在单片FPGA上实现。基于软硬件融合的理念,通过自定义专用指令集增加指令并行度来提高指令执行的效率,增强了系统的实时性,使其可以在低频时钟下运行,从而降低了系统的功耗。

摘要：随着体硅CMOS工艺尺寸不断减小、集成度不断提高,电路受到单粒子辐射效应的影响会变得越来越严重。在大尺寸工艺条件下常用的DICE结构触发器结构,在受到单粒子效应影响后,会产生一定脉宽的扰动并传输至下一级,对整个电路的可靠性产生影响。为消除上述影响,采用了C单元结构对触发器的输出端口进行优化设计,将原有的一个结点输出结构优化为利用两个互补的存储结点作为C单元结构的输入。利用仿真手段对优化后的结构进行验证,证明了优化后的结构有很好的抗扰动能力,同时通过优化版图设计,提升触发器结构的抗辐射能力。经过此次对触发器的优化设计,为今后超深亚微米抗辐射电路的设计提供了借鉴。