摘要：提出了一种组合电路设计错误诊断算法,该算法结合传统基于模拟的方法和可满足性问题求解技术,在不依赖于故障模型的条件下实现对电路逻辑错误的诊断定位.提出了基于布尔可满足性的增量式电路诊断方法,通过对可满足解依据电路结构信息筛选分级,提高了多错误诊断定位的分辨率和准确性;并提出多项启发式方法,避免了大量不必要的操作,使算法在时间和内存上保持有效性.实验结果表明,利用形式验证的技术来导向模拟的过程,抓住了高复杂度的多错误定位问题的特征,提高了电路错误诊断的效率.

摘要：提出一种改进的基于时间帧展开的时序电路等价验证算法,其来源于模型检查中的基于数学归纳的验证算法,在使用并简化了SAT问题中不可满足子集提取过程后,将基本条件检查和归纳检查合并处理.为了能在时间帧展开过程中减少状态搜索空间,利用结构不动点技术并提出了准动态唯一状态约束等改进的方法.实验表明,随着时间帧的不断展开,文中算法运行时间的增长速度明显慢于基于数学归纳法的验证算法,其适合验证经过时序优化后的电路.

摘要：为了适应超大规模集成电路自动版图设计的需要，本文提出以改进的群法为基础的宏单元门阵列布局方法．它通过同时考虑单元尺寸及单元连接度进行结群，并结合广义力向量松弛法，具有速度快，迭代改善效果明显等特点．本文最后给出实验例子，验证了算法的有效性．

摘要：ＶＬＳＩ集成度的飞速提高使设计过程复杂化，也对版图验证工具的处理能力与性能提出更高的要求。将版图验证的核心算法固化在专用硬件上，是一类非常有效的方法。本文提出了一种在版图验证算法中得到广泛运用的线扫描算法的硬件实现方法，利用有限状态机和流水线结构兼顾算法的顺序性和硬件的并行度，并通过近似的直接处理ＰＣＩ／Ｏ数据流提高处理大批量数据的能力。系统以一块ＰＣ接口板的形式实现。测试结果表明了约５０倍的加速比。

摘要：本文设计实现了一个高精度的双通道过采样Ａ／Ｄ电路，它采用由两个二阶调制器级联实现的四阶增量－总和调制器结构，并通过优化调制器内部各级增益，在改善过采样Ａ／Ｄ的大信号过载特性的同时提高其最大输出信嗓比．为降低数字开关噪声对过采样Ａ／Ｄ性能的影响，本文采用了一种低噪声电流控制逻辑设计数字电路．实验芯片的测试结果表明，在６４倍的过采样率下，电流控制逻辑通道和静态ＣＭＯＳ逻辑通道分别获得了９１ｄＢ和８４．５ｄＢ的输出动态范围．

摘要：本文提出了一种新的变比例到定比例 (variabletofixed ,VF)的CMOS串联缓冲器链的设计方法 .这种VF的设计方法考虑了一个由倒相器组成的缓冲器链的初始输入波形斜率对其每一级时延的影响 .同时 ,计算了倒相器的前馈电容对时延的影响 .并着重研究了以上因素所导致的缓冲器链前几级的特殊性质 ,并据此提出了一个考虑初始波形的全局的倒相器链的优化方法 .对每个倒相器的输出响应 ,我们提出了一组解析表达式 .理论推导和SPICE的模拟证明 ,我们的VF设计方法是一个针对时延的最优解 ,面积相应较小 .实验数据显示 :与传统的常比例方法相比 ,可以节省 6～ 10 %的时延和 30～ 70

摘要：提出一种基于FPGA布通率的装箱算法.选择连接因子最小的节点作为种子节点;采用基于布通率的启发式函数来选择最合适的逻辑单元(LE)装箱到可配置逻辑单元(CLB)内部.可以同时减少装箱后CLB之间的线网数和CLB引脚的外部使用率,从而减少布线所需的通道数.该算法和已有算法相比较,线网数和布线通道数都减少约30%.算法的时间复杂度仍然是线性的.

摘要：层次化FPGA(HFPGA)是目前工业主流的芯片架构.在前人关于HFPGA成果的基础上,提出了一种改进的划分算法.该算法将模拟退火算法与ratiocut思想结合,确定多层多划分的规模后,采用数据结构进行多分优化,在将可配置逻辑块(configurablelogicblock,CLB)划分到各个簇的时候考虑割线数的目标函数,实现了更好的划分结果,提高了FPGA芯片的利用率,优化了整个芯片的性能.

摘要：结合DPLL完全算法能够证明可满足性(SAT)问题的不可满足性和局部搜索算法快速的优点,提出利用近似解加速求解SAT问题的启发式完全算法.首先利用局部搜索算法快速地得到一个近似解,并将该近似解作为完全算法的初始输入,用于其中分支变量的相位决策.该算法引导完全算法优先搜索近似解所在的子空间,加速解决器找到可满足解的过程,为SAT问题的求解提供了一种新的有效途径.实验结果表明,该算法有效地提高了决策的精度和SAT解决器的效率,对很多实例非常有效.

摘要：提出了一种新的 MOS模拟单元电路的 STACK版图自动生成方法 .该方法将电路网表映射为扩散图 ,基于扩散图进行电路划分、模板匹配和对称查找 .提出的对称查找算法适用于非全对称电路的最大匹配对称结构查找 .文中改进了 Atallah欧拉路径生成算法 ,通过增加哑元条保证欧拉路径的生成 .对生成的 STACK,采用分布式寄生电容模型计算各个节点的寄生电容 ,并计算 STACK的面积和形状 。