摘要：本文提出一种新的多元胞自动布图方法.主要由四个部分构成,块的生成、块内一维布局、单元生成、通道布线.其中第一部分采用了分析的方法完成各个块的生成,目标为使连线最短和块之间连线和隔块连线最少.第二部分中引入了伪单元的概念以处理含有约束的一维布局问题,解决了各个块之间的相互连线关系以及隔块连线.第三部分中的单元生成,引入了类似硅编译的一些思想,在硅编译与传统的自动布局方法之间的结合方面做一些有益的尝试.第四部分的通道布线是一个比较灵活的方法,可以解决用户提出的各种工艺上的要求的布线,提高了布图的物理性能. 整个过程用C语言编成程序并已在PCS-68000机上运行.

摘要：连线时延是新一代集成电路设计的重要课题之一．本文提出一种新的连线时延近似估算法．这种方法基于线网的RC树结构，采用Elmore时延原理，给出了线网在米布线情况下时延的下界估计．它计算简单，精确度好，对时延驱动的版图优化设计具有重要的理论意义和实用价值．

摘要：在Van Eijk时序电路等价验证算法中引入切割法,提出一种改进算法.由切割法引发的错反问题同时得到解决,合理的切割可以使时序电路等价验证只需较少时间.改进算法用SAT解答器作为计算引擎.实验结果表明,改进算法的运行速度约为原先算法的2倍.

摘要：设计了一种可以用于FPGA的数字锁相环的集成电路结构．传统的快速逼近设计方法因仅采用单层次的设计架构，会面临延迟单元数目与精度的矛盾，从而需要消耗大量的逻辑资源及面积．新设计创新性地采用多层次延迟链的结构，分粗、细、微调3级逐次进行延迟补偿．近似于采用多位数（这里相当于3位八进制）代替单一位数来代表延迟大小，与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积，仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1／10，及面积的1／2．该结构可实现20-200MHz频率范围并且设计精度可达到100ps．

摘要：在模拟退火算法的基础上,提出一种“低温交替改善”的FPGA布局算法.在模拟退火的低温阶段,该算法不仅交换可配置逻辑单元(CLB)的位置,也改变逻辑单元(LE)所属的CLB,即同时对布局和装箱进行优化,并采用布局的目标函数来衡量装箱的优劣.实验数据表明,采用3种不同的装箱算法的结果作为布局的输入,布线通道宽度与最具代表性的VPR布局算法相比,分别提高21.3%,15.5%和10.7%,而引入的额外计算量不到20%.

摘要：改进了一种组合电路设计错误诊断DED(Design Error Diagnosis)算法。它使用多可满足性问题(SAT)求解技术,通过对布尔可满足解计数来实现对多个逻辑错误的诊断定位。改进了电路诊断架构,新架构的合取范式表述所使用的变量和子句数目大为减少;通过多种启发式方法,避免了不必要的操作,使算法在时间和内存上保持有效性。

摘要：本文绘出了一种新型电流控制逻辑的电路结构和工作原理，并由此提出了该逻辑的优化设计方法。通过采用恒定工作电流和限制电路的输出逻辑摆幅，电流控制逻辑能避免静态CMOS电路工作时引入的瞬态开关噪声电流。理论分析和电路模拟结果都表明，和静态CMOS电路相比，电流控制逻辑的峰值开关电流下降了近两个数量级．该逻辑可应用在高性能的模／数混合集成电路中。

摘要：基于ＳＲＡＭ编程结构的ＦＰＧＡ由于编程ＭＯＳ管的导通电阻，与ＡＳＩＣ相比连线时延较大，为使电路能正常工作，很多情况下设计者必须对电路中某些路径的延迟作出限制．例如，对某些关键路径，要求时延小于某个值；或对一组路径，要求其中任意２条路径的时延差不能大于某个值．提出的一种能考虑这些时间约束条件的ＦＰＧＡ模拟退火布局算法——ＰＴＣＰ，用约束条件指导模拟退火的方向．为了提高实现约束条件的成功率和获得更优化的结果，在模拟退火过程中，不是按常规单向降低温度，而是在适当的时刻提高温度，反复退火．最后，给出了实例证明ＰＴＣＰ算法的有效性．

摘要：在超大规模集成电路的设计中,通常需要尽可能地减少布线时产生的导孔,因为导孔数是影响集成电路成品率、可靠性及各种电性能的重要因素.本文的工作是解决VLSI双层金属布线的导孔数优化问题.实际的布线根据其拓扑特性和电连通性等效为带权的图.将这种方法推广到三联和四联导孔的情形,并引入了添加冗余导孔的方法以进一步减少导孔的数目.最后给出了对变权图求最大偶子图的算法,以便对三联及四联情形的导孔进行优化.算法实现后试算的实例表明一般能减少30％-50％的导孔.

摘要：模拟电路布线通常采用无网格的布线模式 ,这就存在如何在整个布线平面中确定连线间的 contact和 via的位置的问题 .文中提出了一种在任意曼哈顿多边形中求最大内接矩形的算法 ,该算法通过准确、快速地搜索出放置 contact和 via的空间 ,以提高整个布线的效果并降低布线过程在时间上的消耗 .