摘要：本文介绍了一种支持ＩＣ－ＣＡＤ软件工具开发及系统集成的集成化框架环境ＩＣＳＤＥ／ＨＰ系统的数据管理方式。通过对数据管理系统的描述，讨论了ＩＣＳＤＥ／ＨＰ系统中数据存放库的模型、库中数据存放的方式、数据的版本控制、数据的存取权限、数据的回溯及多用户设计中并行数据的管理。

摘要：器件版图生成是模拟电路版图设计自动化的关键问题之一．为了使ＭＯＳ器件版图的性能、形状、面积能在生成阶段得到综合优化，从而有助于解决高层次的模拟电路模块间的布局和布线问题，提出了一种新的模拟电路器件版图生成方法，并开发了基于几何约束、寄生约束、匹配约束的模块生成器Ａｍ ｏｄｇｅｎ．Ａｍ ｏｄｇｅｎ 针对不同的器件采用不同的版图结构，如ＭＯＳ晶体管的交指（ｉｎｔｅｒｄｉｇｉｔｉｚｅ）结构，电容的同心阵列结构，电阻垂直排列的交织（ｉｎｔｅｒｌｅａｖｅ）结构等，这些结构可以减小因集成电路制造工艺不均匀带来的器件失配误差．同时，Ａｍ ｏｄｇｅｎ 还应用哑元条来消除边缘相关的横向刻蚀效应对器件精度的影响．基于约束的生成方法和优化版图结构技术的结合，使Ａｍ ｏｄｇｅｎ 可以快速、高效地生成符合电路性能要求的版图．

摘要：介绍了一个应用于ＩＣＣＡＤ领域中的支持软件复用技术的框架环境系统ＩＣＳＲＥ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＳｏｆｔｗａｒｅＲｅｕｓｉｎｇＥｎｖｉｒｏｎｍｅｎｔ）。该系统采用层次化的知识描述方式，对ＩＣ领域中的各种设计软件信息，进行领域知识的综合与抽象、程序化过程的功能结构提取、描述及Ｃ语言代码实现的描述，封装成可复用软件元件，并以此构建了可复用库。在此基础上又采用了一种知识推理方式，帮助ＩＣ－ＣＡＤ软件工具或系统的开发者查询、修改和引用所需复用的软件元件。此外。

摘要：本文提出了针对递归DSP算法的高层次系统综合流程,并以脉动(systolic)式处理器阵列结构实现.从DSP算法的FDDL行为级描述开始,经由编译及划分,产生数据相关流图(Data Dependency Graph),然后实现对算法流图的空间映射及时域规划,得到算法的信号流图(Signal Flow Graph),经时序重构,生成脉动阵列,最后实现对处理器单元的数据路径综合及控制器综合,并对处理器单元定位,本文同时提出了各设计阶段的算法策略及优化策略,并给出综合结果。

摘要：针对重叠端口通道的多层布线模型，提出了一个优化通道内ｄｏｇｌｅｇ数目的算法。该算法避免了一般优化算法中难以确定合理的优化顺序的不足，用它来对重叠端口通道布线结果进行优化，能快速减少ｄｏｇｌｅｇ数目，提高电路的电学性能。最后分析了算法的时间复杂性。

摘要：提出了－个基于性能的ＬＵＴ结构的ＦＰＧＡ再设计过程中的工艺映射算法。采用该算法不改变网络的拓扑结构，而是用特征函数以及时原布尔网络进行相应的约束实现电路的再设计，从而避免了在再设计过程中重新考虑电路的时延和布局布线结果，用于较大规模的电路有很好的实验结果。

摘要：时延分析是验证VLSI电路性能的一种重要方法,本文详细分析了MOS开关级时延分析的算法,并在此基础上提出了两种消除伪路径的算法:节点状态设置法和改进的节点状态设置法。文章比较了各种算法对若干MOS大规模数字电路的延时分析结果及运行时间,证明了新提出的算法可以非常有效地消除伪路径,同时能快速而正确地找出电路的最长延迟路径。

摘要：本文提出一个基于性能的LUT结构的FPGA的再设计算法,该算法采用特征函数以及对原布尔网络进行相应的约束实现电路的再设计。因为不改变网络的拓扑结构,从而避免了在再设计过程中重新考虑电路的时延和布局布线结果。

摘要：提出一种适于实现数据通路的FPGA逻辑模块。每个模块包括4个基于全加器的逻辑单元。逻辑单元分为组合和时序两部分：组合部分以1位全加器为基础，有两个输出端，这两个输出端在必要时可以合并在一起以实现功能更复杂的单输出函数；时序部分基于可配置的D型触发器。逻辑单元在结构上保证了电路的高速性。工艺映射的实验结果显示，在实现数据通路中的常用电路时，新逻辑单元比基于LUT的FPGA单元平均大约节省75%的MOS管数。

摘要：提出了基于设计规范匹配的数模混合电路自动验证与自动优化工具.将数模混合电路的设计规范创建成可仿真的行为模型,并与实际电路设计进行功能和性能的自动匹配.当电路的性能与设计规范不匹配时,进行电路管子尺寸自动优化,以保证电路设计完全符合设计规范.基于波形比较的功能匹配算法和基于差异进化的电路管子尺寸优化算法,解决了设计规范,行为模型和电路设计之间的功能和性能匹配验证.同时,电路自动优化大大节省了设计时间,并得到比人工优化更小的功耗和面积.