摘要：为解决M5-edge模拟器的理想化集总式取指令结构对基于EDGE体系结构设计空间探索的限制问题,对原模拟器的取指令前段进行分布式设计,包括总体的功能、具体的取指单元及单元间的互连网络设计,并在取指令块头的方式上设计了固定方式和循环方式两种方案.通过对实现后的结构进行在不同分布单元数量条件下的仿真分析,得到从理想集总式取指结构到实际分布式结构的性能下降关系和不同取指令块头方式的优劣.通过进一步分析,得出通信延迟和缓存缺失率对处理器性能的影响.

摘要：传统的分支目标缓冲器(BTB)每个取指周期都要进行访问,由于程序中的分支指令只占总指令数的20%左右,使得大约80%的BTB访问都是无效的.为此,利用程序控制流中分支指令间距固定的特性,提出一种对性能影响极小的BTB跳跃访问算法.在BTB中存储分支指令到运行路径中下一条分支指令的距离,BTB命中后,根据相应的分支距离来关闭当前分支指令与下一条分支指令之间的BTB访问,以有效地提高访问效率并降低动态功耗.该算法在嵌入式处理器中实现时只控制预测跳转分支指令的BTB跳跃访问,减少了硬件资源的开销.在硬件模型上进行模拟和综合后的结果表明,在128分支项的BTB中,采用文中算法可以降低72%的动态功耗,而性能损失仅为0.013%.

摘要：随着集成电路的集成度越来越高，芯片的发热量越来越大且其内部温度呈不均匀分布，这会影响关键路径的传播延时，进而影响基于缓冲器插入的关键路径性能．提出了一种考虑芯片热效应布局优化的缓冲器插入时序优化方法，在版图设计的早期估计芯片的热分布和温度分布并且把其应用到版图布局优化和RC延时模型中．同时利用模拟退火算法基于热分布调整并优化布局，最后在最优布局下利用提出的缓冲器插入模型和快速插入算法进行时序优化．仿真结果表明相对于不考虑温度效应布局优化的缓冲器插入方法，缓冲器插入延时优化方法能有效降低最坏延时和缓冲器插入数目，最坏延时比传统方法降低9％～18％，比文献已经提出的最好方法降低5％～7％，缓冲器插入数比其少10～20个．

摘要：对所设计的Cache控制器的地址映像、Cache Memory的访问流程以及Cache的替换算法和写策略进行了介绍,并分析了IU与Cache控制器的一致性及猝发访问的产生等设计中的关键问题。该设计已嵌入到Lilac 系统的设计中,通过了FPGA原型验证并用TSMC 0.25μm CMOS工艺流片。

摘要：实现了一种低噪声、高电源抑制(PSR)的低压降线性稳压器。设计了一个新型的低温度系数高电源抑制的带隙基准源,这个基准源可以为稳压电路提供参考电压。采用带有低通滤波器的预调制电路来降低稳压器的输出噪声和高频电源行波干扰。测试结果表明,该稳压器的线性调整率为0.57mV/V,负载调整率为0.1mV/mA,100kHz下的交流电源抑制为-60dB。在10Hz～1MHz频率范围内,仿真得到的总输出噪声只有4μVrmss。该稳压器采用上华CSMC0.6μm、5V混合信号CMOS工艺设计,有效芯片面积为600μm×560μm。

摘要：介绍了一种基于Nauta跨导一电容积分器的CMOS集成滤波器设计。在滤波器设计过程中，利用改进的Nauta导具有可调增益、高线性度、宽频域特点，使滤波器可工作在UHF频段并有高品质因数Q，仿真结果表明，所设计的滤波器采用Cllarted Semiconductor Manuhcturing（CSM）0．35um CMOS工艺，工作电压为3V，Q值可达到40-100，当中心频率为433MHz，Q值为40时，无杂散动态范围（SFDR）约为61．4dB，并可通过调节电路偏压达到对中心频率ωc和Q的调谐。

摘要：为了降低传统流水线型模数转换器(ADC)中的采样,保持运算放大器和级间的余量放大器功耗,将级间余量放大器由闭环工作方式改为开环,对于使用开环放大器引入的非线性误差,提出一种新颖的后台校正方式.首先对开环放大器建立传输函数模型;然后利用信号传输的统计规律、采用多项式插值法来估计校正误差,将所得的误差值补偿给实际的传输函数值来实现后台校正.以一个12位、40MHz的数字辅助流水线ADC为原型进行了仿真验证,结果表明,当输入信号频率为117.2kHz时,采用数字校正后,ADC系统的微分非线性由(-0.5,0.5)提高到(-0.25,0.25),积分非线性由(-18,0.5)提高到(-0.5,0.25),无杂散动态范围和信噪失真比分别由48.5dB和42.6dB提高为78.9dB和72.3dB,校正后ADC的有效位数达到11.7位.

摘要：本文提出了一种直接映象式高速缓存块冲突预测方法 ,即借助于高缓块的最近替换行为动态预测冲突发生 .基于该方法 ,我们设计了一种高缓结构 冲突预测高缓 ,主体为一个直接映象式高缓和一个较小的全相联高缓 ,利用冲突预测表实行高缓块的动态分配 .应用于片上数据高缓的SPEC95仿真结果表明 ,与 16kB直接映象式高缓相比 ,(8+1)kB冲突预测高缓命中率平均可提高 12 .2 % ,与类似结构的高缓 (如NTS高缓、PCS高缓等 )相比降低了硬件开销 ,简化了控制机构 ,易于实现 。

摘要：为得到高性能的乘法器,本设计通过改进的Booth算法产生部分积,用一种Wallace树结构压缩部分积,并使用减少符号位填充和减少尾部0填充两种方法有效地减小了部分积压缩器的面积,最终通过超前进位加法器组得到乘积结果.采用SMIC0.18μm工艺库,由DC(DesignCompiler)综合,时间延迟可达到4.62ns,面积为23837μm2.

摘要：为提高密码芯片抵抗差分功耗分析(DPA)攻击的能力,提出了一种用于DPA防御的新型电流平整电路.电路设计基于0.18μm CMOS工艺,包括电流检测和电流注入补偿2个模块,占用芯片面积9×103μm2.仿真结果表明:该电路能够在较宽的频率范围内有效工作,可以将电源端的电流变化削减90%左右,增加了DPA攻击的难度;与算法级或逻辑级的DPA防御措施相比,该电路独立于密码算法,几乎不影响密码芯片原有设计流程,能够在设计的最终阶段作为附加电路与原有密码算法核心电路配合使用,提供晶体管级DPA防御方案.