摘要：为使码流发生器播放尽可能多的静止测试卡图像,研究确定了循环播放无闪烁条件下的最小码流长度.试验发现,在包含I、P和B帧图像情况下,最小长度为1MB,在16MBFlashRoom上可存储16幅图像.仅包含I和P帧图像时,最小长度为256kB,可存储64幅图像.新型码流发生器适用于生产线上调试显示器和信源解码设备.

摘要：实现了以ST公司的专用芯片组为核心器件的HDTV码流发生器内置信源解码板的设计.在内置的信源解码板的配合下,以万禾嵌入式Linux系统开发板为核心的码流发生器不仅可以输出符合MPEG II国际标准的传送流,还可以直接输出解码后的HDTV模拟音视频信号,供HDTV显示器直接显示.该仪器可在数字HDTV研究及HDTV生产、销售和展示中发挥重要作用.

摘要：多次曝光技术是扩展CM O S APS图像传感器动态范围较为有效的方法,但多于两次的曝光,信号处理复杂,使传感器的帧频受到限制,而像素级双采样存储技术将两次曝光采样及图像组合处理在像素内实现,在获得高动态范围的同时,可有效提高图像实时处理的速度,并且可以工作于高速同步曝光模式。

摘要：提出了在TMS320C6000系列DSP上实现图像积相关算法的软件方案,重点介绍C6701的设计方案.在该方案中使用了Ping Pong存储区交替、基准图与实时图错位存放、按列扫描输入、基准图和实时图分割与填零扩充等技术措施,解决了片内存储区数量少、图像大小随机变化和存取冲突等难题,并人工优化核心汇编语言程序,充分发挥了C6701的并行处理能力,并在此基础上通过比较得出C6201的实现方案.实验证明,对于72×72实时图与320×320基准图的积相关处理,C6701用时1s,C6201用时0.85s.

摘要：随着集成电路集成度的持续增加,集成电路设计也越来越复杂,这使得设计验证愈来愈重要。模拟作为验证的重要手段在集成电路设计EDA系统中广泛采用,如Verilog-XL是Cadence EDA 系统工具箱中的优秀模拟器,可作为传输晶体管逻辑设计的有效模拟工具。

摘要：大多数视频捕获系统都要有专门的控制电路，用来把来自视频模／数转换器（ADC）的数据传输给系统存储器或把数据由系统存储器传输给视频数／模转换器（DAC）．这个控制电路是复杂的．本文说明了数字信号处理器（DSP）如何能简化视频捕获和显示系统的设计，这是靠DSP由ADC读取数据写入系统存储器或由存储器读取数据写入DAC来实现的．本文给出了使用TMS320C50DSP实现这样的系统的例子。C50最高可运行在28．6MHZ上，可以做到每行捕获1485个采样．当系统以低分辨捕获和显示视频时可以做到边捕获边显示，边捕获边处理或边显示边处理，可以解决许多技术问题．

摘要：ATSCHDTV视频输出采用了SMPTE的相应标准.将像素计数与行计数相结合,采用统计行分类编码的算法对SMPTE274M、SMPTE296M、SMPTE293M和SMPTE295M标准的同步与消隐时序控制信号进行了多平台的仿真分析,并在ALTERA公司的EPM7128上最终实现了本设计.

摘要：提出了基于FPGA的显示器测试信号发生器的实现方案。以软件为基础实现对HDTV及计算机显示器的测试功能,设计思想灵活,兼容性强。可提供满足14种计算机并兼容4种HDTV视频标准的13种测试图案信号。

摘要：针对目前国际上数字电视信源解码器主流解决方案即专用芯片方案缺乏广泛适应性和功能改变的灵活性等,提出了基于通用数字信号处理器TMS320C6415的标准清晰度数字电视信源解码器的总体设计方案和硬件实现方法,该方案可用软件实时实现传送流解复用、音频和视频解码,系统运行稳定可靠,音、视频输出质量良好．

摘要：介绍一种以TMS320C80的视频控制器为主，构成高清晰度电视的帧存器数据输出控制电路的方案。该方案已被用于高清晰度电视样机系统，实验证明该方案设计合理、控制可靠，能满足HDTV信源解码器的需要。