摘要：采用SMIC0.13μm CMOS工艺,设计实现了一个基于自偏置技术的低抖动时钟锁相环。锁相环核心功耗约为8.4～16.8mW,可稳定输出的频率范围为25MHz～2.4GHz,测试结果显示,锁相环锁定在1.36GHz时输出时钟的均方抖动为2.82ps,周期峰峰值抖动为21.34ps。

摘要：重点分析了环路延迟对锁相环稳定性和输出信号抖动性能的影响,提出了一个简单的优化设计方法。用90nmCMOS工艺设计实现了一个基于自偏置技术的时钟锁相环,锁相环可以在很宽的输入频率范围内输出低抖动的时钟信号。

摘要：给出了一种基于全搜索块匹配算法的运动估计电路的改进结构,并完成了VLSI设计.通过采用多端口匹配策略和双时钟方案,使得在提高先前帧搜索区域像素数据重复利用率的同时,将脉动阵列的计算效率提高到74.9%.采用TSMC0.25μm1P5MCMOS工艺,完成了运动估计芯片的VLSI实现,其芯片面积为3.37mm×3.37mm,最高工作频率为110MHz.综合后仿真表明在89.4MHz的频率下,该电路可以对支持MPEG4ASProfile标准的ITUR601格式视频图像(720×480@30HzNTSC或720×576@25HzPAL)进行基于整像素的实时运动估计.

摘要：用90nm CMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时的均方抖动为3.7977ps,周期峰峰值抖动为31.225ps,核心功耗约为9mW.锁相环可稳定输出的频率范围为125MHz到2.7GHz.

摘要：Chiplet技术是集成电路在后摩尔时代重要的发展方向,其灵活性高、成本低的优势受到业界的广泛关注。Chiplet技术尚处于大规模应用的初期阶段,进一步的发展面临两大挑战:不同芯片之间的互连与高效电源供给。本文从封装、互连、电源3个关键技术出发,探讨了2D/2.5D封装形式的特点与应用,比较了串行与并行两种互连方案的优缺点并提出了协同设计与优化的思路,总结了技术方案,介绍了片上低压差线性稳压器、集成式稳压器等3种电源供给方案。本文结合对chiplet在业界最新应用如Zen架构、UCIe协议等的分析,指出了未来chiplet技术的发展方向与路线。

摘要：完成了一种基于SoC的运动估计控制器的设计,并成功进行了验证。该控制器包括AHB总线接口模块和运动估计控制器两部分,其中前者负责控制器与AHB总线之间的数据传送,后者产生运动估计模块所需的各种控制信号。在控制器的支持下,作为视频图像处理加速部件的运动估计模块被嵌入到原有SoC平台中,并成功的通过了系统验证。