摘要：为了缓解随处理器核数增多而被激化的"存储墙"问题,提出了局部高速交叉互连、全局片上网络互连的两级混合互连网络结构,设计了支持统一编址方式的数据传送机制.在现场可编程门阵列上实现了2种规模的存储结构,对面积、时序和功耗进行统计.基于System C开发了混合仿真平台,仿真结果表明,所提结构具有较高的存储访问带宽和较低的局部数据访问延迟.

摘要：随着片上网络的结构和方法的提出,迫切需要一种接口电路来实现处理器,计算单元或者IP核与片上网络之间的通信.文中研究了不同时钟域之间进行数据传送的通信协议,详述了一种应用于片上网络的通用网络适配器的设计方法,并在Altera的stratixⅢ系列FPGA开发板上进行了验证.

摘要：采用System Verilog语言设计了一种具有层次化结构的可重用验证平台,该平台能够产生各种随机、定向、错误测试向量,并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行,并应用到包交换芯片的仿真验证中。仿真结果显示,新设计的验证平台能通过修改随机信号约束条件和产生随机信号的权重值,使芯片的功能覆盖率达到100%。

摘要：由于在计算机视觉算法中涉及大量超越函数的运算,为了加快算法在视觉阵列处理器上的运行速度,满足视觉应用的实时性需求,提出了一种调整截距分段线性逼近算法,并基于此设计了一种定点运算系统和对数运算系统混合的超越函数硬件流水线结构.新算法实现了正余弦函数的近似计算,并通过对数/指数计算转换、采用对数运算系统实现了反正切、开平方根、指数运算、对数运算等超越函数的计算.通过数百个随机数据的仿真验证,表明该结构可有效地降低计算误差,提高吞吐率.基于SMIC 0.13μm CMOS集成电路工艺对混合计算系统进行了综合,电路工作频率达200MHz.

摘要：高效视频编码（HEVC）标准中引入的不对称分割模式导致运动估计算法中绝对差值和（SAD）运算量成倍增加.为了提高运动估计算法的执行效率,方便用户进行自主选择,设计了同时支持不对称分割模式开启和关闭2种执行模式以及执行模式间自由切换的可重构阵列结构.为了满足用户要求编码速度的同时,最大限度地利用可重构阵列处理器的资源,在阵列结构为16×16个处理元中通过加载16×8、16×4以及16×2个处理元的指令来进行阵列规模的动态重构,采用指令下发的方式将不同的指令发送到对应处理元进行相应配置.实验结果表明,所提出的可重构实现方式在硬件资源占用量接近条件下,相较于流水化实现处理时间减少了约35%,吞吐量提高了约0.4倍.该实现具有较高的执行效率,能够进行执行模式与阵列规模的切换,具有较好的灵活性.

摘要：阵列处理器是一种满足高效能需求、适应未来工艺发展的并行计算结构.基于动态可重构阵列处理器架构,提出了一种基于数据流驱动的处理单元高效硬件实现结构,并完成了四抽头低通滤波器的电路映射及仿真,最后基于Xilinx V6开发板的综合结果进行了性能分析.

摘要：针对片上光电混合互连网络(hybrid optoelectronic network-on-chip,HONoC)拥塞控制与自适应能力差、无法实现光电联合仿真等问题,提出一种适用于可重构阵列处理器的自适应光电混合互连分流结构,在此结构上设计了自适应分流路由算法与一种低损耗无阻塞的5端口光路由器,并搭建了基于System verilog与Verilog的光电混合互连功能仿真与性能统计模型。实验结果表明,在边缘节点阻塞的情况下所设计的路由算法避免拥塞能力平均提升了17.5%,光路由器所需交叉波导与微环谐振器数量大幅减少,平均光路由器级插入损耗仅为0.522 dB,所设计的光电混合互连性能统计模型具有支持设计拓扑、结构和路由策略等功能,并且可以对资源使用、功耗开销、插入损耗等性能进行统计分析。

摘要：采用分布式存储结构来解决阵列处理器片内访问延迟等"存储墙"问题已经成为研究主流。针对阵列处理器中分布式存储簇内互连问题,设计了一种电路结构简单、使用效率高和延迟低的簇内全访问电路结构,实现了簇内16个处理单元对存储单元的并行访问。实验结果表明,在无冲突情况下,最高频率达223 MHz,访问峰值带宽可达7.42 GB/S.测试结果表明,相比于行列交叉互连结构,全访问结构具有更小的访问延迟。通过对256×256和512×512边缘检测canny算法在该结构上进行并行化实现和性能比较发现,相比于CPU+GPU结构的处理时间,加速比分别提升了2.84倍和2.91倍。

摘要：针对可重构视频阵列处理器的设计要求及传统测试方法测试视频编解码系统时速度慢、精度低和可观测性不强的问题。开发了基于Qt的用户界面,设计实现了以现场可编程门阵列(Field programmable gate-array,FPGA)为核心的软硬件协同测试平台。在PC端实现以软件仿真为基础的数据传输与图像重现,在FPGA端实现以可重构视频阵列处理器为基础的视频编解码算法并行映射。实验结果表明,在工作频率为100 MHz时,FPGA与PC之间可正确传输数据并满足算法测试时不同测试用例的更换需求,具有较好的可观测性。

摘要：片上分布式存储结构满足了阵列处理器对访存提出的高并行性要求,一定程度上缓解了“存储墙”问题。但是,在远程访问情况下,分布式存储结构存在的长延迟问题仍然十分突出。针对该问题,设计了一种改进的基于分布式数据Cache的实时动态迁移机制,采用四级全互连和迁移互连,以数据访问频率为依据对远程数据进行动态调度,有效降低了远程访存的延迟。并基于阵列处理器分布式Cache结构,通过运动补偿等典型算法的并行实现,对所提出的实时动态迁移机制进行全面验证测试。实验结果表明,采用实时动态迁移机制的分布式Cache在166.9 MHz的工作频率下,最高可提供10.68 GB/s的访存带宽。与同类结构相比,远程访问延迟降低了46.5%。