摘要：去块滤波算法是高效视频编码标准(high-efficiency video coding,HEVC)的重要组成部分,专用硬件实现的去块滤波电路结构难以满足不断革新的算法需求,可重构计算兼具计算高效性和编程灵活性成为研究热点。基于指令流与数据流混合驱动可重构视频阵列处理器(reconfigurable video array processor,RVAP),提出一种可重构的HEVC编码去块滤波电路的并行化实现方法,依据数据流图分析实现去块滤波算法的最大化并行,提高计算效率;通过强/弱滤波方式的灵活切换,提高计算资源利用率。实验结果表明,所提方法在满足算法灵活切换和计算速度要求的同时,硬件资源减少了47.6%,时钟频率达167 MHz。

摘要：为了提高平方根升余弦滤波器的性能,采用FPGA技术,基于CSD编码和分布式计算两种算法,分别提出相应的硬件电路设计,并在QuartusII综合器中进行综合。结果显示采用分布式计算算法实现的平方根升余弦滤波器性能优于CSD编码方式。

摘要：随着片上集成的处理器核数日益增多,可重构阵列处理器中的"存储墙"问题日益加剧,而传统采用多级共享Cache硬件设计复杂度高,并行访问度有限,难以满足可重构阵列处理器的访存需求。设计了一种本地优先、全局共享的"物理分布、逻辑统一"分布式Cache结构,该结构硬件开销小,并行访问性高。通过Xilinx公司的Virtex-6系列xc6vlx550T开发板对设计进行测试,实验结果表明,该结构相比于同类结构,平均延迟减少最高达30%,硬件开销仅为Cache容量的5%,最高可提供10.512 GB/s的访存带宽。

摘要：虚拟视点合成技术是实现自由视点电视和三维电影最主要的技术之一,已成为三维高效视频编码(3D High Efficiency Video Coding,3D-HEVC)实时渲染领域的研究热点。本文在介绍虚拟视点合成技术的基础上,综述虚拟视点合成技术的研究进展。总结了基于像素填充和基于样本填充方法在空洞填充中的应用,分析比较了不同滤波算法下深度图预处理对合成视图质量的影响以及帧间运动估计中的3种快速算法。

摘要：本文提出可重构阵列处理器Harris并行化的算法映射方式,其中可重构阵列处理器解决了算法在硬件上修改就需要结构重新调整的缺陷同时簇间并行化解决了算法在软件速度和延时的缺陷.通过modelsim、Xilinx公司硬件设计工具ISE和BEE4开发平台实现Harris算法对分辨率为512*512的图像映射,实验结果表明,整个算法映射时间为0.143 ms,这个时间相比于相同条件下CPU、GPU、FPGA实现Harris算法映射的时间都短.

摘要：The nature of dataflow computation demands the heavy flow of tokens amongst computation nodes. Traditional reduced instruction-set computer (RISC) processors are not suitable for such style computation. Devices that use long wire buses are not suitable for dataflow either. Reconfigurable computing devices (RCDs) consist of data transfer wires and computing resources. With minor modifications, reconfigurable cells can be adopted to perform dataflow computation. A reconfigurable cell array (RCA) is presented in this paper and it is suitable for dataflow computation. This cell array has a dynamic reconfigurable storage model. The distinctive features of the architecture include dataflow reconfigurable cells and reconfigurable storage. Dataflow applications can be mapped easily and effectively onto the cells. Reconfigurable storage is mainly used to manage data access and transmission. Furthermore, computation and data management are separated. Meanwhile, dynamical reconfiguration is accomplished, when some clusters of cells work in configuration mode and other clusters work in computation mode. The dataflow graphs of some algorithms are mapped onto our architecture, and the performance results are compared with those of CPU and GPU. © 2017, Shanghai Jiaotong University and Springer-Verlag GmbH Germany.

摘要：针对三维有源光网络路径配置时间长、光路由器插入损耗大和网络硬件开销高等问题,文章设计了自适应路由算法和无阻塞、低损耗光路由器。自适应路由算法利用XYZ确定路由算法进行端口的初次判断,再根据端口阻塞情况进行二次判断,最终选择无阻塞和距离短的端口作为节点输出端口;针对三维通信需求分别设计层内6端口和层间3端口光路由器代替7端口光路由器。实验结果表明,利用自适应路由算法进行路由计算时,路径建立过程延迟小、阻塞低,光路由器所需波导和微环谐振器数量少、插入损耗低,平均插入损耗仅为0.88 dB,光网络硬件开销低。

摘要：通过分析流水线结构和单周期结构的片上网络路由器,提出了一种低延时片上网络路由器的设计,并在SMIC0.13um Mixed-signal/RF 1.2V/3.3V工艺进行流片验证。芯片测试结果表明,该路由器可以在300 MHz时钟频率下工作,并且在相同负载下,与其他结构的路由器相比较,其能够在较低延时下完成数据包传送功能。

摘要：为了提高可重构阵列处理器的灵活性,打破传统片上互连的单一性。基于可重构阵列处理器分布式存储结构,提出一种动态可配置分布式存储访问结构。该结构可动态地将簇内4×4个PE独立地配置为本地访问模式、局部访问模式和全局访问模式,实现簇内4×4个PE对4×4个MB的并行访问。选用Xilinx公司的ZYNQ系列芯片XC7Z045 FFG900⁃2进行FPGA仿真。实验结果表明,该结构在无冲突访问模式下最高频率可达212.354 MHz,访问峰值带宽为7.125 GB/s。

摘要：为了提高移动图形处理器中统一架构染色器的效率,减少其与片外存储器间的访问次数,提出了一种4端口纹理高速缓存结构。该结构采用基于Mipamp算法的纹理映射和基于细化层次(Level of Detail,LOD)选择不同单端口Cache的存储方式,提高了纹理Cache的命中率。此外为了提高数据吞吐率,采用4端口并行读取纹素。设计了FIFO缓冲区预取数据,降低访存延迟。利用SV搭建实验平台对纹理图像进行测试,结果表明纹理Cache的平均命中率为92.5%,数据吞吐率接近单端口Cache的4倍。