摘要：余量增益单元(MDAC)中运算放大器性能直接决定MDAC建立速度、建立精度和功耗,且随着对MDAC性能要求的提升,对运放的增益、带宽、相位裕度和功耗的要求也变得更加严格。然而,目前运放的设计及测试与应用是相对独立的,设计出的运放在实际应用中存在可靠性与准确性问题,同时针对性调整时还面临测试反馈周期长等问题。本文搭建无采样保持电荷分享型MDAC测试平台,该平台实现了运放设计、测试与应用的一体化,从而提升了运放在实际应用中的准确性和可靠性。设计了带增益提升(Gain-boost)技术的Cascode补偿两级全差分运算放大器结构,通过增益提升技术提升整体运算放大器增益,引入Cascode补偿技术提供了更高频的次级点并抵消了高频零点来保证运放稳定性。采用TSMC180 nm工艺,仿真结果显示运放开环增益为127 dB,单位增益带宽为1.733 GHz,1000次蒙特卡洛仿真下MDAC建立时间平均值为2.5 ns,建立精度平均值为101 dB,最大功耗为1.77 mA。

摘要：由于部分图像加密方法采用传统的置乱算法及低维混沌系统,从而会出现密钥空间较小、复杂度低等问题,导致算法易被选择明文攻击。因此,提出了一种结合遗传模拟退火算法与高维混沌系统的新型彩色图像加密算法,以获得更强的安全性能。首先使用遗传算法的选择、交叉操作来对明文图像进行处理;然后利用模拟退火算法生成的最优序列对图像进行置乱。通过这三个操作可以使置乱图像的直方图达到均衡,从而可以抵抗统计攻击。为了增强图像各层的关联性,利用彩色图像交互的方法对置乱图像进行交互式变异操作。与传统的“置乱-扩散”加密框架相比,该方法不仅可以增加加密系统的复杂度,而且可以增强加密算法对明文图像的敏感性。实验结果和性能分析表明,所设计的加密方法具有大密钥空间、高安全性和对明文图像的高敏感性,可以抵抗常见的密码分析学攻击。

摘要：在片上系统(system on chip,SoC)设计的过程中,为了减少芯片面积和知识产权核授权成本且不降低芯片性能,一般仅在芯片内部放置静态随机存取存储器(static random-access memory,SRAM)对用户程序进行存储和修改,这样SoC就需要一种或多种合适的程序加载和更新方式。为解决现有方案存在的程序加载方式复杂、可选的存储器件单一、通用性低等问题,研究并设计了SoC程序加载与更新的硬件控制器模块。该模块最多支持3种非易失性存储器共6种存储器选择方案在上电时自举加载程序至SRAM并启动SoC、程序在线或者离线(带EXFAT文件系统)更新。最后设计基于ARM CM3内核的SoC对该模块在现场可编程门阵列(field programmable gate array,FPGA)平台进行验证,结果表明,该模块在50 MHz时钟下处理16 Kbyte程序,最快11.5 ms完成SoC自举加载启动、20.5 ms完成程序在线更新和启动、300 ms完成离线更新并启动。该模块仅与SoC内核复位相连且不与下载器通信,可嵌入其他SoC内核并根据成本自由选择存储器和下载器,在设计各种低成本高速SoC的应用中具有重要工程意义。

摘要：针对传统N通道滤波器不能抑制谐波、谐波混叠且具有一定插入损耗的问题,本文设计一款基于开关电容的差分无源N通道滤波器。该滤波器使用不同容值的电容加权多相信号来消除奇次谐波,利用不同时钟信号叠加的原理抑制谐波混叠,同时,采用电容堆叠技术提供一定的增益减小插入损耗。滤波器采用TSMC 40 nm CMOS工艺,Cadence Spectre RF软件仿真结果表明:该滤波器的中心频率fs可调范围为0.3~1.5 GHz,当fs=500 MHz时,对3次和5次谐波均有48 dB以上的抑制效果,对最强谐波混叠抑制达到60 dB以上,且没有插入损耗,噪声系数(NF)为2.5~2.8 dB,线性度(IIP3)在15 dBm以上。

摘要：N通道带阻滤波器的谐波混叠干扰是一个普遍存在的问题,因此对其抗混叠能力提出了更高要求。本文首先采用伴随网络方法,推导出输入电压到电容采样电压的传递函数,简化了谐波传递函数的计算过程。然后推导出N通道带阻滤波器的完整谐波传递函数,并采用电路仿真加以验证。在UMC110 CMOS工艺环境下,通过分析滤波器参数对谐波混叠的影响,得出适当增加通道数或增大电容值可有效抑制谐波混叠干扰的结论。仿真结果显示,当通道数为16、电容值为50 pF时,滤波器的最大谐波混叠能控制在-27 dB以下,具备良好抗混叠效果。同时提出一种N通道带阻滤波器与前置选频器件级联的设计方案以消除谐波混叠,前置器件截止频率应小于N-1倍的N通道滤波器中心频率。

摘要：混频器是射频前端电路中的一个重要模块。设计了一个低电压高增益的下变频混频器,对混频器经典的吉尔伯特电路结构进行了改进,采用跨导系数修正技术、电流注入结构提高混频器的增益、噪声和线性度性能,并且在跨导级的漏极端口并联了一个电感,消除寄生电容,减小间接开关机理闪烁噪声。本电路采用TSMC 180 nm RF CMOS工艺,在1. 2 V的工作电压下,Cadence软件仿真验证表明,射频频率为2. 4 GHz,本振频率为2. 39 GHz,中频频率为10 MHz时,所设计的混频器的转换增益为28. 4 d B,噪声系数为8 d B,线性度(输入三阶交调点IIP3)为10 d Bm,功耗为6. 86 mW,混频器的整体性能指标均得到了提高,满足射频前端的应用需求。

摘要：Sigma-Delta调制器是一种重要的模数转换器,以其高精度的优点广泛应用于音频、医疗、传感器等众多领域。简述了近年来国内外学者的研究成果以及国外Analog Devices,Inc(ADI)、Texas Instruments(TI)两家公司基于Sigma-Delta架构最新的芯片性能。介绍了离散型Sigma-Delta调制器各个组成部分的设计要点。通过分析离散型Sigma-Delta调制器的工作原理、系统结构及其各部分内部电路,指出近年来国内外研究遇到的问题和解决方案。分析表明,通过改进调制器整体架构和噪声整形滤波器、量化器的设计,可以降低调制器的功耗,提升调制器精度。

摘要：在高速信号传输过程中,传输速率的加快会导致数据的误码率以及时钟抖动不断加大,甚至会造成接收端数据出错。为了减少时钟抖动对接收端数据恢复造成的不利影响,提出一种10 Gb/s超低抖动时钟数据恢复电路。引入了数据同步器来减小正交参考时钟与输入数据间的相位差。与此同时,采用频率裁决单元来缩小两者的频率差,使输入数据与参考时钟在频率和相位上拥有较高匹配度。电路采用了台积电(TSMC)40 nm CMOS工艺,通过加入伪随机数据编码(PRBS31)进行仿真测试,接收端误码率小于10^-12,总功耗为134 mW,恢复出的数据对应的时钟抖动峰值为6.94 ps。相比于传统的时钟数据恢复电路,该电路还考虑了外部输入数据的消抖,可以运用于数据接收端来恢复数据传输速率较高(8.3~10.0 Gb/s)的数据时钟。

摘要：针对传统带隙基准电压源温度系数大、电源抑制比低等问题,设计了一种低温漂高电源抑制比的带隙基准电压源。将具有二阶温度项的亚阈值状态NMOS管漏电流转化为电压,以消除输出支路三极管的二阶温度项,实现二阶温度补偿;增加了一个前置的新型预稳压电路,以提高基准源的电源抑制能力。SMIC 180 nm CMOS工艺下的后仿真结果表明,当供电电压为3.3 V时,在-40~140℃,温度系数为3.05×10-6/℃;在低于1 kHz的频率范围内,电源电压抑制比(PSRR)为-105 dB,整体静态电流仅为32μA。

摘要：针对吉尔伯特混频器电路转换增益和线性度低的问题,设计了一个高转换增益、高线性度下变频有源混频器,其电路跨导级采用电流镜结构和第三阶跨导系数消除结构,通过设置晶体管工作在不同的区域,使得晶体管的第三阶跨导系数相互消除,以提高电路的转换增益和线性度。电路采用TSMC 0. 18μm RF CMOS工艺。Cadence Spectre-RF软件仿真结果表明,在工作电压为1. 2 V、射频频率为5. 2 GHz、本振频率为5 GHz、中频频率为200 MHz时,所设计的混频器电路的转换增益为21. 9 d B,噪声系数为16. 5 d B,线性度(输入三阶交调点IIP3)为21. 68 d Bm,功耗为2. 3 m W,转换增益由典型指标10 d B提升至21. 9 d B,线性度由典型指标5 d Bm提升至21. 68 d Bm。可见,所设计的混频器电路的转换增益和线性度得到有效改善。