摘要：基于经典的系统设计流程,设计并实现了一种应用于家庭网络核心SoC平台中无线通信系统接收机的专用数字中频下变频器。在系统级,利用系统建模工具MATLAB,完成了数字下变频器的行为建模及其功能划分;在电路级,完成了数字下变频器中主要功能模块的VLSI实现及其功能仿真。考虑到系统实现的复杂性及其硬件资源,对于数字滤波器,采用CSD和RAG等优化策略;对于数控振荡器,采用一种新型的结合LUT和CORDIC算法优点的混合算法实现方案。最后,搭建了基于XilinxVirtexIIXC2V1000-4FG256FPGA的家庭网络无线通信系统验证平台,完成了数字中频下变频器的功能验证。

摘要：介绍了一种将TCSP语言用于硬件高层次系统设计的方法。该方法以HDL语言作为系统功能实现的核心,以TCSP语言作为系统高层次描述的外壳,从而弥补了HDL在高层形式说明和结构与实时功能表达方面的不足;同时该方法将时序与功能一体化描述,进一步丰富了硬件系统规格的内容,为复杂的硬件系统设计提供了一种可执行的规格说明方法。

摘要：提出一种动态可重构的水下声学调制解调器数字系统,此系统将调制、解调模块定义为可重构模块,根据水下声学信道的检测结果,动态调整其调制解调方式和数据率,以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证,结果表明功能正确,数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比,动态可重构的设计方法提高了算法设计的灵活性,节约了数字系统硬件实现的资源。

摘要：随着集成电路工艺进一步朝着纳米尺度发展,晶体管尺寸缩小使计算代价变得越来越小,但片上连线容量却因为物理限制无法得到同等程度的提升,片上计算和通信的限制瓶颈已经发生了实质性逆转。考虑到芯片对系统通信能力的要求越来越高,新的通信架构必须在通信带宽、延迟、安全、功耗、时钟同步、信号完整性及可靠性等方面具备明显的优势,分布式的片上网络架构正逐渐成为多核间通信的首选互连架构。本文从片上网络的研究背景出发,介绍了国内外目前具有代表性的片上网络硬件平台。针对芯片设计由过去的以计算为中心逐渐过渡到以通信为中心的现实情况,本文对片上网络系统从以下4个维度进行了探讨分析:(1)片上网络的基本组成及拓扑结构;(2)片上网络的数据交换机制;(3)片上网络的数据路由算法;(4)片上网络的数据握手协议。最后展望了片上网络系统未来的发展趋势。

摘要：串扰抑制编码往往具有图形限制特性,在小规模硅通孔(through silicon via, TSV)阵列中应用时,可以在合理的编解码器面积开销下取得良好的串扰抑制效果.为了在大规模的TSV阵列中实现低系统开销的高质量数据传输,提出基于多TSV子阵列联合数据传输的方法.针对参与数据联合传输的子阵列最优数量问题,通过研究子阵列数量与对应联合传输方法的系统开销之间的关系,提出求解方法,并给出了相应的理论证明.面向多TSV子阵列联合数据传输场景,设计了一种基于数系变换的编解码算法.使用多组TSV阵列的电学参数,进行了不同编码方法 TSV阵列的串扰抑制效果的仿真实验.结果表明,所提方法在系统开销、传输延迟、传输功耗、编解码器面积等方面均优于已有的基于斐波那契数系的串扰抑制编码方法.

摘要：针对射频识别(RFID)芯片面积和能量资源极其有限的特点,设计实现了一种基于广义二进制Hessian曲线(GBHC)的椭圆曲线密码(ECC)处理器。在算法上采用Montgomery Ladder点乘算法和w坐标法,以优化加速运算时序,在结构上精细设计循环移位寄存器组和门控时钟,以降低面积和能量消耗。实验表明,在保证安全精度不变的情况下,所实现的密码处理器具有较快的运算速度、极小的芯片面积和超低的能量消耗,并能抵抗简单功耗分析(SPA)等侧信道攻击(SCA)。

摘要：提出将掩码和随机延时两种策略综合的方法以增强加密算法的抗攻击性能,同时,提出一种多掩码方案取代传统的单一掩码,进一步增强抵御以汉明重量为模型的能量攻击。此综合策略应用于DES加密设备,结果表明,能够成功抵御105条能量迹攻击,抗攻击性能提高40%。

摘要：软硬件协同设计工具不但需具有软硬件功能划分的能力,而且应可实现系统级设计到软硬件基本结构的综合。提出一种利用进程代数为高层设计语义基础,可重用现有软硬件设计工具资源的软硬件协同设计工具的实现方案框架,重点讨论其中的设计描述问题。采用这种基于语言变换的软硬件协同设计工具方案有利于对系统的活性、安全性、接口一致性等性质进行高层仿真与形式验证,具有可用性、易扩展好等优点。

摘要：研究DPA攻击方法以及相应的电路级防护技术,提出在FPGA(现场可编程门阵列)上实现WDDL的设计方法以及适用于FPGA的对称布线技术,随后在FPGA平台上实现一个4位加法器并进行功耗分析。实验结果表明,WDDL电路的功耗波动比普通电路有较明显的下降。WDDL结构以一定的芯片面积为代价,可有效降低FPGA功耗与数据的相关性,具有较好的抗DPA(差分功耗分析)攻击性能。

摘要：在FPGA平台上,利用降低电源电压的方法使电路关键路径上的数据建立失败,从而达到注入故障的目的。基于合适的故障模型,攻击者可以有效地获取密钥信息,实现了针对密码模块的高效率、低成本的非侵入式故障攻击方法。攻击实验利用一台电压源和一台个人电脑,通过8组正确和错误密文对,成功地恢复出一个FPGA中AES密码模块的128 bit完整密钥。