摘要：为了提高脑机接口(Brain-computer interface,BCI)中分类算法运行速度,以及减小BCI数字信号处理设备体积,将脑机接口中用于脑电信号分类的广义回归神经网络(General regression neural network,GRNN)算法经MATLAB仿真之后,在Quartus II 13.0中使用Verilog HDL编程实现基于二进制浮点数运算的GRNN算法,并下载到altera公司Cyclone V 5CEFA9 FPGA芯片中验证。当外部时钟使用100 MHZ时,在FPGA中GRNN的运行时间是76 us,并且分类结果与MATLAB完全相同。而MATLAB中运行一次GRNN算法的时间为90.885 ms。因此,该设计可以在减小脑机接口设备体积和提高分类算法运行速度的同时,还能保证结果的精确性。