摘要：针对微型终端资源受限导致加密算法单一的问题,对分组密码中的关键部件S盒进行可重构设计,提出以8-1S盒为基本可重构单元,将S盒转换位布尔函数表达式,采用变量分组、递进计算的方式,大幅减少表达式中的与项个数,提升中间结果的利用率.在此基础上,设计了一种可重构S盒单元,并在TSMC 45nm CMOS工艺下进行综合,工作频率可达1.67Ghz,与现有研究成果相比,本设计不仅能够很好的满足当前微处理器的速度需求,且资源占用仅为同类设计的2/3.

摘要：针对序列密码算法中延迟较大的插入与抽取操作,提出基于butterfly和inverse butterfly网络的可重构硬件实现方案,使其支持位宽为2n比特的任意插入与抽取操作。并对控制信息生成算法进行深入的研究,在简化电路硬件实现的同时,大幅度提升了插入与抽取操作的处理性能。该设计已在FPGA上完成功能验证,并在CMOS 0.13μm工艺下完成综合与优化,结果表明,可重构插入与抽取单元延时小于2.7 ns,系统时钟频率达到了450 MHz。

摘要：为了提升密码算法中非线性布尔函数实现效率,设计了串行与电路和以查找表为基础的并行化低次布尔函数实现架构,分别实现高次与项和低次与项。分析了不同并行化查找表实现密码算法中低次布尔函数的效率。结果表明,结合香农分解定理提出的并行化查找表架构处理性能可以达到1.02 GHz,不仅能够灵活适配密码算法中的非线性布尔函数,而且能够节省资源占用。

摘要：为了提升处理器中非线性布尔函数处理效率,建立了以抽取移位和与-异或为基础的非线性布尔函数计算模型。利用抽取移位操作选择非线性布尔函数中参与运算的变量,利用与-异或操作实现不同次数与项之间的异或运算。对设计的单元进行了性能评估和函数适配,测试结果表明,设计的非线性布尔函数计算模型能够大幅降低实现非线性布尔函数所需的运算次数。

摘要：针对序列密码算法中非线性布尔函数硬件实现资源占用大、结构复杂等问题,深入分析shannon分解定理及布尔函数的操作特征,设计处理布尔函数运算的基本结构—高级可编程逻辑单元。在此基础上提出了高次非线性布尔函数处理架构并对算法进行了适配。架构的性能分析表明,与传统方式相比,该架构对非线性布尔函数具有良好的适配性且资源消耗降低25%。

摘要：为降低比特置换实现资源占用和配置信息容量,提出通过单向抽取和双向抽取实现比特置换的方法。将归并排序算法和抽取相结合,通过外部控制序列生成互联网络的路由信息,降低比特置换所需次数和资源占用。对单向抽取和双向抽取进行硬件映射和比特置换适配。实验结果表明,该方法便于硬件实现,能够在较少次数内完成比特置换操作,有效缓和比特置换实现时,灵活性、资源占用和处理速度间的矛盾。

摘要：为实现密码算法硬件实现过程中序列插入排序的高效性,对序列排序特点和当前最为有效的GRP插入排序算法进行分析,基于ibutterfly网络的插入排序实现效率的评估策略,针对GRP算法存在的潜在缺陷,给出GRP算法的改进算法及其硬件实现。利用Matlab对改进算法的实现效率进行验证,基于Design Complier综合工具对其硬件电路进行性能评估,评估结果表明,在硬件面积增加8.2%的基础上,该方案能够有效提升GRP算法的灵活高效性,验证了改进方案的合理性。

摘要：为了提升密码算法中抽取、移位等位操作的处理效率,降低抽取和移位实现的硬件资源消耗,构建了以iButterfly网络为基础的高速可重构抽取移位硬件架构,提出架构所需的路由信息生成算法并进行高速硬件映射.最后对架构进行性能评估,结果表明,提出的抽取移位单元具有较高的处理效率和灵活性,在CMOS 65nm工艺下,32比特抽取移位工作频率可达到2GHz.

摘要：为避免目前移数置换和p序置换实现方式资源利用率低、灵活性差的问题,研究Butterfly网络的特点,设计并实现基于Butterfly网络的移数置换和p序置换统一硬件架构。对架构的路由算法进行分析和提取,对路由信息生成电路进行专门的设计和优化,支持路由信息的实时生成。对移数置换和p序置换进行功能仿真和性能评估,仿真结果表明,和同类设计相比,该架构路由算法简单、适配方便,且支持多路并行操作,增强了电路灵活性,提高了资源利用率。

摘要：根据非线性反馈移存器的操作特点,提出了由变量提取、可重构反馈函数计算和动态数据更新三个模块组成的非线性反馈移存器可重构计算模型,并针对公开的序列密码算法中的非线性反馈移存器的特征,给出了对应模块的可重构设计方法。实验表明,该设计可灵活高效地重构目前公开的序列密码算法非线性反馈移存器。在0.18μm CMOS工艺下,当工作位宽为128 bit时,其等效门数为1.9万门,最大工作频率可达417 MHz,为序列密码算法非线性反馈移位寄存器的实现提供了一种安全高效的策略。