摘要：基于SMIC 180 nm标准CMOS工艺,设计了一款面积仅为320μm×150μm的10 bit分段式电流舵数模转换器(DAC)。该设计采用“5+5”式分段,通过电阻实现高位子DAC的量化阶梯,从而减小高位子DAC所需电流。与原始的电阻量化结构相比,改变电流流向,节约了一半的电流源数量。同时通过校准电阻的方式,有效校准了结构中存在的特殊非理想特性。仿真验证结果表明,本分段电流舵DAC微分非线性(DNL)和积分非线性(INL)最大值分别为0.09 LSB和0.34 LSB,无散杂动态范围为64.52 dB,功耗为8.58 mW。与传统结构相比,该结构面积减小约80%,有效减小分段式电流舵DAC的功耗以及面积。

摘要：针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损积分优点的同时具有良好噪声整形效果。设计了一款分辨率为16 bit、采样率为2 Ms/s的混合架构噪声整形SAR ADC。仿真结果表明,在125 kHz带宽、过采样比为8时,实现了高信号与噪声失真比(SNDR(Signal to Noise and Distortion Ratio)为91.1 dB)、高精度(14.84 bit)和低功耗(285μW)的性能。

摘要：针对目前BNN(Binarized Neural Network)剪枝方法存在剪枝比例低、识别准确率显著下降以及依赖训练后微调的问题,提出了一种基于三值向二值演化的滤波器级的BNN剪枝方法,命名为ETB(Evolution from Ternary to Binary)。ETB是基于学习的,通过在BNN的量化函数中引入可训练的量化阈值,使权重和激活值逐渐从三值演化到二值或零,旨在使网络在训练期间自动识别不重要的结构。此外,一个剪枝率调节算法也被设计用于调控网络的剪枝率。训练后,全零滤波器和对应的输出通道可被直接裁剪而获得精简的BNN,无需微调。为证明提出方法的可行性和其提升BNN推理效率而不牺牲准确率的潜力,在CIFAR-10上进行实验:在CIFAR-10数据集上,ETB对VGG-Small模型进行了46.3%的剪枝,模型大小压缩至0.34 MByte,准确率为89.97%,并在ResNet-18模型上进行了30.01%的剪枝,模型大小压缩至1.33 MByte,准确率为90.79%。在准确率和参数量方面,对比一些现有的BNN剪枝方法,ETB具有一定的优势。

摘要：为满足高精度Σ-Δ调制器在实际应用中对于低功耗日益严格的要求,提出一种基于自稳零和双通道动态运放结合的AZFA技术的离散型Σ-Δ调制器。设计采用局部前馈、全局反馈的全差分二阶单bit量化结构,具有低功耗、低失调、低噪声、稳定性好的优点。整体电路采用SMICBCD 0.18μm工艺,工作电压为5 V。仿真结果表明,在过采样率(OSR)为512、采样时钟频率为163 kHz条件下,其信噪比、有效位数、整体功耗等相关指标均有优秀表现,适用于低速高精度低功耗系统的应用场景。

摘要：针对CMOS图像传感器高精度和低功耗的需求,设计了一种14位列级模数转换器(ADC)。在传统斜坡式模数转换器(RAMP ADC)架构基础上,采用了3位逐次逼近型模数转换器(SAR ADC)与11位RAMP ADC相结合的两步式结构,有效缩短了量化时间。RAMP ADC部分采用高低时钟的计数方法,可显著降低计数区间内的功耗。同时,提出了RAMP-SAR-RAMP切换的相关双采样逻辑,可进一步减少静态随机存取存储器(SRAM)数量,从而缩小版图面积。采用0.18μm标准CMOS工艺进行仿真,结果表明:在600 MHz时钟、单沿计数的工作模式下,ADC量化时间为9.32μs,在1.8 V数字电源电压下,计数区间内功耗均值为8.51μW。

摘要：近代以来西学东渐影响下的现代建筑实践改变了中国的城乡面貌,也带来了自然环境恶化、城乡差距拉大、地域特色消失等一系列问题,限制了中国人居环境的品质提升。通过对中国现代建筑实践的历程、特征及规律进行分析,指出现代建筑只是发展过程中的阶段性产物,创新是现代建筑实践前进的内生驱动。应以客观的态度批判对待现代建筑,探索符合中国国情的建筑理论体系,以持续性的思考与研究促进建筑技艺创新,推动建筑全生命周期的可持续发展,实现中国人居环境的高质量发展。

摘要：针对图像传感器中传统列级模数转换器(ADC)难以实现高帧频的问题,提出了一种由逐次逼近寄存器型(SAR)ADC和单斜坡型(SS)ADC组成的混合型高速列级ADC,使转换周期相较于传统的SS ADC缩短约97%;利用SAR ADC的电容实现像素的相关双采样(CDS),在模拟域做差,使CDS的量化时间缩短至一个转换周期,进一步提高了ADC的量化速度;为了保证列级ADC的线性度,提出了一种1 bit冗余算法,可实现+0.13/-0.12 LSB的微分非线性和+0.18/-0.93 LSB的积分非线性。基于180 nm CMOS工艺的仿真结果表明,该列级ADC在50 MHz时钟下,转换周期仅为1μs,无杂散动态范围为73.50 dB,信噪失真比为66.65 dB,有效位数为10.78 bit。

摘要：针对高动态CMOS图像传感器数据采集带宽压力大的需求,提出一种针对大量图像数据的高速低功耗通用缓存设计。该设计的控制核心为FPGA,数据源为高动态CMOS图像传感器,存储芯片为DDR3 SDRAM。通过分支预测、帧率匹配、优化解码、通用配置技术,该设计实现了高速缓存、低功耗以及在线配置存储格式。实际应用中,实现连续图像数据的稳定存储并显示,或指定输出一帧图像任意位置的数据,证明了系统结构的稳定性。通过系统级验证方案,分支预测对上位机的读出速度提升115倍,低功耗技术使电源功耗降低9.73%,通用配置技术准确完成在线配置。

摘要：随着高速CMOS图像传感器分辨率和帧率的大幅度提升,无论在数据传输带宽方面还是缓存容量方面都需要图像采集系统能够应对巨大的实时数据量来满足使用要求。基于此,本文提出了一种基于现场可编程门阵列(FPGA)和USB 3.0的高速CMOS图像传感器的数据采集系统实现方式。本文依次从系统电路硬件设计、FPGA和USB 3.0芯片软件功能设计以及上位机软件设计进行阐述,最后对系统进行整体调试并给出了实验结论。测试结果表明本系统能够最大化利用USB 3.0芯片的传输能力,同时实现图像接收过程的零误码率。因此,该系统可较好地满足目前高速高分辨率CMOS图像传感器对数据采集的数据实时性和准确性要求。

摘要：本文提及的一级管网系统是指除低压一级城市煤气管网以外的高压,次高压和中压一级管网系统。 对于城市煤气管网而言,从技术上看,一级和二(或三)级管网系统供气均属可行,唯对一级管网系统在供气安全上尚持有些疑虑。在经济上,一级管网要比二(或三)级管网节省一次投资则毋庸置疑,但究竟能节省多少尚缺数量概念。本文针对此问题从经济角度做出定量分析,以供选择城市煤气管网系统时参考。