摘要：针对一种角度扫描型SPR生物传感检测装置的小型化、高通量研究,包括系统的硬、软件研制及实验测试。在现有SPR传感研究基础上,提出了实现仪器小型化的设计方案,可以在仪器体积明显减小的情况下,保持检测精度基本不变。同时,利用入射光分束,靶标阵列,以及相应的阵列图像采集、处理及分析方法,实现了多样品的同时检测分析。针对新的系统设计,利用计算仿真确定了相应的实验参数。在新建立的SPR检测装置上完成了不同金膜厚度及芯片表面修饰后的共振曲线检测,并实现了C反应蛋白的检测分析。结果表明,该系统能够有效地分析表面介质特性改变所引起的共振角度变化,同时,设备的小型化和高通量基本实现。

摘要：本文介绍如何在Quartus Ⅱ开发平台上,使用Altera Nios Ⅱ软核处理器实现信道模拟器的控制功能。使用Nios Ⅱ软核处理器是一项新的设计思路和方法,本文从实例开发角度,详细讨论了基于SOPC的信道模拟系统控制单元硬件的设计思路与实现方法。

摘要：图像语义分割是现代自动驾驶系统的一个必要部分,因为实时准确地捕获路况信息是导航和动作规划的关键。交通标志是重要的路况信息,性能稳定、实时性较高并且精度可达到应用需要的交通标志语义算法,是实现主动安全驾驶系统和自动驾驶系统的基础。首先,在分析实际应用需要的基础上,选择GTSDB数据库作为原始数据,设计了可综合评估语义分割算法性能的交通标志数据集。然后,基于性能稳定的经典语义分割网络U-Net,提出针对交通标志等小目标的分割性能更优且实时性更高的深度神经网络结构D-Unet(“D”表示dilated convolution)。该方法采用更少的池化层,从而保留更多的图像信息,同时采用扩张卷积代替常规卷积以扩大卷积感受野,更好地统筹全局信息。最后,在设计的数据集上进行了测试,与FCN-8s、SegNet、U-Net等图像分割网络模型相比,改进后的模型均交并比(MIoU)分别提高了约11.9个百分点、6.09个百分点和3.71个百分点,参数量仅有其他三种网络模型的4.94%、22.5%和85.5%。

摘要：深度包检测(Deep Packet Inspection,DPI)是一种先进的包过滤技术,广泛应用于防火墙中。基于正则表达式的模式匹配算法已成为实现DPI的重要方法之一,传统的正则表达式匹配算法的时间复杂度较高,不能实时进行网络安全的防护。为了提高正则表达式匹配算法的实时性,提出一种基于分布式存储的正则表达式匹配并行算法,该算法通过对数据进行步长计数,采用分布式存储,实现了并行处理。实验分析表明,与传统的串行算法相比,该算法匹配速度至少提高5倍,能够有效降低算法时间复杂度,提高匹配效率。

摘要：集成电路设计与集成系统是一个工程性和实践性很强的本科专业,在大工程观教育理念指导下,在分析CDIO培养大纲能力要求和集成电路设计与集成系统专业能力要求基础上,构建了集成电路设计与集成系统S-CDIO实践教学体系,探索了教学科研协同、学校企业协同项目驱动的研究式实践教学方法,完善并建设了多样化的实践环境和工程经验丰富的师资队伍,建立有效的人才培养评价体系,保障实践教学体系的有效实施。

摘要：深度包检测技术通过对数据包内容的深入扫描和检测,能够有效识别出隐藏在数据包有效载荷内的非法数据,但该技术存在功耗非常大的缺点。针对该问题,提出了采用Bloom Filter(布隆过滤器)进行字符串模糊匹配方式,利用Bloom Filter将信息流中大部分正常流量过滤掉,从而减轻了后端的字符串精确匹配的压力,降低了系统功耗,大大提高了处理速度。

摘要：深度包检测技术(DPI)已成为网络信息安全的研究重点。基于硬件实现模式匹配的DPI技术凭借其更强的处理能力受到广泛关注。本文提出一种基于TCAM模式匹配的方法实现DPI,规则表项按字节分别存储在TCAM(三态内容寻址存储器)中,输入字符按不同字节与TCAM中内容进行匹配,提高了DPI中模式匹配的处理速度。针对该技术功耗大的缺点,提出BF(Bloom Filter)和TCAM相结合的两级模式匹配技术,BF可将较少可疑包转发给TCAM处理模块,从而降低了系统功耗,大大提高了系统处理速度。

摘要：在对GSM移动通信系统和直放站系统理论分析基础之上,重点介绍了基于MC35的直放站监控系统主控板软硬件的设计、实现。主控板作为监控系统的核心部分有着重要的作用,他要对直放站各功能模块进行监控管理,包括对直放站状态的查询、功放开关及ATT的设置并及时地将直放站的工作状态通过MC35模块主动上报给远端的监控中心。

摘要：针对虚拟存储技术,设计并实现一种适用于嵌入式GPU的存储管理单元的硬件结构。采用两级页表同时匹配方式,对地址转换后援缓冲器结构进行改进,减少页切换;通过每级页表项存储检查标志位,实现存储保护;利用硬件机制处理异常,减少流水线暂停导致的时钟周期浪费,从而实现虚拟地址到物理地址的转换。在SIMC0.18μm工艺库进行综合,并在ZC706开发板进行系统级验证,结果表明,该设计频率可达225 MHz,能够实现嵌入式GPU存储管理的要求。

摘要：针对嵌入式GPU tile缓存在线性布局和Z型布局写回时由于地址跨度大而导致cache频繁冲突缺失的问题,设计了一种支持多级U型存储布局的tile缓存,使像素数据写回的地址连续,减少cache的冲突缺失,提高cache命中率.实验结果表明,当配置不同尺寸的tile缓存时,U型布局相对于线性布局cache命中率提高4%～13%,相对于Z型布局cache命中率提高1%～9%.