摘要：随着芯片设计规模和复杂度越来越大,传统的芯片EDA(Electronic Design Automation)验证方法在子系统和SoC(System on Chip)全芯片级别越来越受限于仿真速度限制。如何高效收敛RTL(Register Transfer Level)设计,确保及时高质量交付,成为芯片研发领域急需解决的重要问题。介绍了一种自研的利用分布式计算方法来加速大型芯片仿真效率的DVA(Distributed Verification Acceleration)系统架构和实现。系统基于UVM(Universal Verification Methodology)验证方法学,采用底层原生的Linux socket组件进行通信,设计了一套包括控制面、数据流和会话的三平面通信同步机制,充分利用分布式验证平台可以并行计算的特点来加速芯片整体仿真速度。系统在超大规模通信SoC部署并且取得显著效果,相比于传统分立验证平台,DVA系统仿真速度可以达到5~10倍的加速比。系统还可以应用于多个芯片套片组网、多Chiplet(芯粒)互联等SIP(System in Package)验证场景,以及EMU(EMUlator,硬件加速仿真)和EDA联合等多种混合仿真场景。

摘要：SoC(System on Chip)特别是大规模数据通信芯片包含较多接口模块,可配置成的端口(Port)数量大、速率种类多;在实际应用中当芯片和对端设备连接时,有非常丰富的端口配置组合模式,需要海量的验证场景以确保芯片在流片前的设计质量。当前的随机化仿真验证如UVM(Universal Verification Methodology)一般只对数据会话(Transaction)配置进行随机,很难覆盖如此丰富的接口模式和系统场景组合,这给芯片验证方法和EDA(Electronic Design Automation)工具带来了巨大的挑战。本文介绍了一种随机化系统场景激励自动产生方法,灵活构造系统级验证平台,可对待测芯片设计DUT(Design Under Test)仿真时动态调整,并通过场景随机化实现完全覆盖验证。本方法已完成开发、并应用于百亿级晶体管SoC芯片仿真验证,在流片前及时发现了多个芯片设计RTL(Register Transfer Level)问题,有效提升了具有复杂接口和多种配置组合系统场景的SoC开发质量。

摘要：介绍了Actel FPGA中PLL(Phage Locked Logic)的结构和相关特性,提出了一种基于Actel FPGA (Field Programmable Gate Array)的PLL动态配置的原理方案,并给出了一个具体的实现系统。本系统仅通过外部和Actel APA600相连的少数控制线,就可以在输入66 MHz的时钟条件下,对PLL进行6 MHz～155 MHz范围内准确、快速地变频(变频值必须是PLL能产生的合法时钟频率值),在3μs内就可以得到想要的时钟频率。同时为了使输出的高速时钟稳定、可靠,还采用了LVDS(Low Voltage Differential Signaling)技术对时钟信号进行了处理。本设计系统具有接口简单、实时性强、稳定度高等特点,目前已成功应用到某电子学与信息处理系统中。