摘要：针对高级加密标准(AES)S-盒优化,提出了一种新的多因子公共项消除(CSE)优化算法.多因子CSE算法通过对组合逻辑表达式中所含因子最多的公共项优先消除,以简化逻辑表达式,从而有效地减少S-盒电路结构中的GF(2^4)域乘法逆电路和映射矩阵电路的面积和时延.结果表明,多因子CSE算法具有计算速度快,优化效率高的特点.优化后的S-盒组合逻辑电路采用0.18μm CMOS工艺,设计出的S-盒面积-延时积比目前最小面积和最短延时的S-盒组合逻辑电路分别减少了10.32%和19.64%.

摘要：针对传统大规模片上网络（Network-on-Chip,No C）远距离核间多跳通信所带来的高能耗与延时问题,提出了一种基于虚Torus的自适应的混合型无线No C拓扑结构（VT-AWi No C）.该结构通过引入链路拥塞测度作为感知参数,基于此采用热点无线链路自动探测与带宽动态分配机制,并设计实现发送器动态分配的控制电路模块,以达到根据不同的通信流量模型,于片内自适应地调整拓扑结构及链路带宽的目的.通过建立混合型无线No C的延时与功耗评估模型,对该结构的无线No C进行性能评估.实验结果表明,该自适应拓扑与其它混合型无线No C相比,在随机流量模型下,网络平均延时降低了16.52~23.27%;在20%的热点流量模型下,包平均能耗节省了39.19%;以真实应用FFT作为基准测试,平均延时降低了17.20%~21.68%,并节省了23.49%的包平均能耗.该结构以较小的面积开销获得了更优的性能.

摘要：通过对工业级显示器在低温试验中出现图像上下抖动故障的原因进行分析,指出其视频处理板电路设计缺陷,根据分析提出解决方案。经随后的低温试验证明,提出解决方案可以有效地解决图像上下抖动故障。同时表明了同步电路设计思想在FPGA程序设计中的重要性。