摘要：基于蜂窝夹层结构固化原理分析和蜂窝在180℃高温下的力学性能分析,构建了蜂窝滑移受力模型,确定了影响蜂窝滑移的4个关键因素,分别为蜂窝侧向抗压能力、层间摩擦系数、蜂窝芯边缘倒角和固化压差。针对关键因素进一步分析,表明分别影响4个关键因素的子因素及其影响作用。同时提出了抑制蜂窝滑移的有效措施:1)最靠近蜂窝芯的铺层(推荐0/90°织物)延伸至零件边缘以便进行外力(防滑带、玻璃纤维等)拴系;2)工艺手段(浸胶法、胶膜法、隔膜法等稳定化方法)提高蜂窝侧向抗压能力。

摘要：滨水自然生态景观设计以生态美学为理论基础,以环境景观设计为原则,丰富了滨水区域景观的建构思路,使城市有了经济发展与产业结合的增长点、人文历史文化特色增长点、城市绿化改造增长点。当前,我国正处在城市建设高速发展时期,承德市应改变以往对市区滨水区域的单纯利用,逐渐过渡到深层次的滨水自然生态景观的开发与改造中,从而使滨水自然生态景观建设更能适应承德市旅游、工业、经贸的快速发展和繁荣。从滨水自然景观定义的阐述出发,分析承德市滨水自然生态景观的现状,而后认真探讨承德市滨水自然生态景观艺术表达的具体应用,以期能促进当地自然生态环境的良好发展。

摘要：图形元素是我国传统文化的瑰宝,也是我国传统艺术的璀璨明珠,它随着中华民族的成长而不断发展完善,逐步成为一门包含书法艺术、纹样艺术、绘画艺术和色彩艺术的全面而系统的学问。铁观音是我国十大名茶之一,因其独特的观音神韵和醇厚的气味口感博得了中外消费者的喜爱,然而,面临如今市场经济中的巨大竞争压力,我们不仅要注重茶叶的质量,也要从其外观着手,充分借鉴传统图形元素,突出商品的文化价值、历史积淀与美学意义,促进商品的营销和文化的传播。

摘要：为避免过破碎带时发生拱部大变形、地面坍塌等问题,设计以预应力锚杆-分部台阶法为核心的过破碎带开挖支护体系,通过构建数值模型与中空注浆锚杆-CD法进行对比,并开展现场应用进行实践验证。研究结果表明:1)预应力锚杆-分部台阶法施工方案对围岩变形的控制效果优异,从模拟结果来看,围岩在拱顶沉降量、水平方向位移、开挖扰动范围均具有显著优势,在拱部贯通后,分部台阶法与CD法最终变形量分别稳定在6.8 mm和11.5 mm。2)从主动支护现场监测结果来看,拱顶的沉降量主要集中在(1)导洞开挖期间,演化过程可划分为加速、发展与稳定3个阶段。3)格栅钢架应力以受压为主,拱顶应力值大于拱腰、拱脚,最大达90 MPa;锚杆轴力随隧道的开挖经历了预应力损失、波动及保持稳定3个演化阶段,在稳定后变化量不超过0.1 kN/d。

摘要：内建自测试(BIST)是解决系统芯片(SoC)测试问题的首选可测性设计方法。为了缩短SoC中的BIST测试时间,应该使尽可能多的BIST模块并行测试。然而过度的并行会引起测试功耗过高,对SoC产生不利的影响。为了改善这个问题,提出了基于多相测试时钟以及在峰值功耗的限制下,通过遗传算法对各BIST模块进行时钟相位分配与时序安排的优化调度算法,使SoC在测试时间得到优化。通过对ISCAS标准电路组成的SoC进行算法仿真,实验结果表明这种方法可以有效地组织测试,提高测试效率。

摘要：本文从一个全新的角度,即社会学的视角阐释了电影美学与电影这门影视艺术产生的社会功能,进而阐释电影作品中的人性美,并从这个视角阐释如何去打造完美的影视作品,力求使影视作品中多些美的内涵,多些值得人们深思及回味的东西。

摘要：介绍电脑秘书装置的硬件设计方案,阐明硬件各组成部分的工作原理及其在电脑秘书硬件电路中所起的作用.主要介绍了T6668语音芯片、键盘和显示器的构成、工作原理及其相互之间的接口原理.

摘要：针对低功耗自适应集分簇算法(LEACH)簇头选取随机、未考虑节点到基站的距离、节点分布不合理、耗能不均匀等问题,提出一种改进的LEACH算法。优化成簇阶段簇头节点的选取函数,在该阶段,引入分簇中节点的分布情况、节点距离基站的远近及基站接收消息的有效半径等因素;传输阶段完成后,在头节点选取函数中加入节点能否重复当选为头节点的条件。仿真结果表明,改进的算法相比于原算法生命周期提高了36.4%,增加了节点数据包的传输,减少了网络的能量消耗,延长了网络生存时间。

摘要：随着复合材料结构在航空航天领域的应用日渐广泛,非主承力结构壁板趋向于采用高比刚度的泡沫夹层结构。采用缝合工艺虽能提高泡沫夹层结构的面外性能和层间性能,但对泡沫夹层结构其它性能的影响并不明晰。通过压缩稳定性试验对泡沫夹层结构的稳定性进行研究,夹层结构分别采用单向带面板和织物面板。研究对象包括未缝合泡沫夹层结构和不同缝合密度的缝合泡沫夹层结构。试验结果表明:缝合会降低泡沫夹层结构的稳定性,缝合密度增加时,泡沫夹层结构稳定性性能降低。

摘要：以实现电能采集中所需求的低功耗、小面积的乘法器为目标,设计了一种16×16位高性能阵列改进乘法器.系统采用Booth-4编码器产生部分乘积项,通过对部分积重组后并采用改进的CSA阵列完成压缩,直接得出乘法结果.这消除了传统并行乘法器的进位加法器部分,节省了大量的晶体管,从而有效降低了系统的整体功耗.设计采用0.6μm SMIC工艺布线,利用H-spice工具仿真验证,结果表明当工作在2.0V单输入电压,150MHz输入频率时,乘法器系统功耗为8.98mW,延迟为8.76ns.