摘要：异步电路在低功耗、低噪声、抗干扰、无时钟偏移和模块化设计等方面有较高的性能。在SOC芯片设计中,异步设计技术逐渐成为研究的热点。文中比较了同步系统和异步系统信号传递基础,介绍了多个基于异步系统的信号传递模型,讨论了专用于异步电路的数据传送方式。从应用的角度对现有的异步电路信号传递模型的结构、特点、数据信号、应用背景等方面进行了比较研究,最后总结了在实际问题中选择模型的原则。

摘要：提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932 ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器.

摘要：设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复杂性。实验结果表明,与超前进位加法器相比,该加法器的速度提高12%左右。

摘要：设计了一种新型点对点全局异步局部同步方式异步互连接口,采用非对称握手协议进行通讯,并在数据路径上加入异步可控FIFO,比传统的对称式异步接口时间利用率更高,并且能够实现数据的高速连续传输.在0.25μm工艺下,该接口发送和接收的最高频率可以分别达到670 MHz和1.45 GHz.该接口适用于对数据传输有较高要求的片上系统设计.

摘要：介绍了数字水印技术在IP核知识产权保护中的作用，数字水印嵌入在固核、硬核和FPGA中的实现方法以及数字水印在IC设计中有待解决的问题。

摘要：该文通过迭代次序的改进和有理近似的引入,提出了改进的CORDIC钟法。根据改进的CORDIC算法,实现了初等函数的快速统一运算,采用Verilog—HDL完成了16位数值协处理器IP核的设计。该IP核具有规模较小、高速和控制简单的特点,非常适合嵌入式应用。

摘要：树型仲裁器是异步电路中常用的电路,它的性能和鲁棒性对整个系统有很大的影响。针对以往树型仲裁器在设计和应用方面存在的问题,设计并实现了一种新型异步树型仲裁器,提高了异步树型仲裁器的鲁棒性。该仲裁器采用了插入差分电路和隔断两级逻辑电路的方法,避免了毛刺的出现。通过重新设计C单元,避免了现有树型仲裁器的死锁问题。在CSMC 0.5μmCMOS工艺下,该仲裁器的最短数据传输时间为4.37 ns,电路平均功耗为50.815 nW。

摘要：目的开发一种新型的高速低功耗加法器设计方案。以满足SOC对高速低功耗运算的需要。方法采用中国算盘算法,接口采用异步双轨握手协议,将算盘加法与异步自定时技术相结合,减少运算的进位产生,提高运算并行度。结果提出了一种新的高速加法器电路。测试结果表明,在SMIC 0.18μm工艺下,32位异步算盘加法器平均运算完成时间为0.957ns,其速度是同步串行加法器的6.747倍,是异步串行加法器的1.517倍和异步进位选择加法器的1.033倍。且电路平均功耗只有异步进位选择加法器的25%。结论中国算盘算法与异步自定时电路相结合的加法器电路,有很好的速度和功耗特性,有很广阔的应用和研究前景。

摘要：讨论了计算机系统硬件部分的可靠性设计和软件部分的可靠性设计,综述了如何提高计算机系统可靠性的方法和准则。介绍了提高计算机系统软件可靠性的一些方法和技术。

摘要：本文提出了由CMOS实现的带set置位端C单元电路(记为set-C单元)的三种不同实现方案,介绍了每种方案下的管级电路及工作原理。采用0.25um标准CMOS工艺的瞬态仿真验证了所提出设计方案的正确性。通过HSPICE仿真,给出了三种方案的能耗、上升延迟与下降延迟的对比曲线。仿真结果表明,方案一较方案二的节能可达46%,较方案三的节能可达13%,由此得出方案一较佳的结论。