摘要：提出了一种应用于椭圆曲线密码体制中的有限域乘法器结构,基于已有的digit-serial结构乘法器,利用局部并行的bit-parallel结构,有效地省去了模约简电路,使得乘法器适用于任意不可约多项式;通过使用数据接口控制输入数据的格式并内嵌大尺寸乘法器,可以配置有限域乘法器的结构,用以实现基于多项式基的有限域乘法运算。该结构可以有效满足椭圆曲线密码体制的不同安全需求。

摘要：工作负载分配不均是制约众核密码平台资源利用率提高的重要因素,动态负载分配可提高平台资源利用率,但具有一定开销;所以更高的负载均衡频率并不一定带来更高的负载均衡增益。因此,该文建立了关于负载均衡增益率与负载均衡频率的数学模型。基于模型,提出一种面向众核密码平台的无冲突负载均衡策略和一种基于硬件作业队列的"可扩展-可移植"负载均衡引擎——"簇间微网络-簇内环阵列"。实验证明:在性能、延时功耗积、资源利用率和负载均衡度方面,该文设计的负载均衡引擎与基于"作业窃取"的软件技术相比平均优化约4.06倍、7.17倍、23.01%和2.15倍;与基于"作业窃取"的硬件技术相比约优化1.75倍、2.45倍、10.2%、和1.41倍;与理想硬件技术相比,密码算法吞吐率平均只降低了约5.67%(最低3%)。实验结果表明该文技术具有良好的可扩展性和可移植性。

摘要：为提高密码分组链接即CBC模式下SMS4算法的实现性能,研究了CBC模式下多SMS4密码处理引擎的并行处理机制。首先提出了支持CBC模式的SMS4密码处理引擎架构,基于资源重用的方式设计了SMS4算法的迭代结构。在此基础上进一步研究了多密码处理引擎的并行化问题,提出了CBC模式下多引擎的任务分配机制。与同类设计相比,该文设计的密码处理引擎资源占用少、数据吞吐率高,提高了CBC模式下SMS4算法的处理性能。

摘要：提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化。在FPGA上进行了验证与测试,并在0.18μmSMIC工艺下进行了逻辑综合及布局布线。结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求。

摘要：基于四相握手协议设计异步流水线,实现单轮运算内流水操作,设计轮运算启动模块和异步控制信号生成模块,满足算法多轮运算的需要。在子密钥生成模块、字节替代模块和列混合模块使用复用技术,降低了对硬件的需求。在COMS0.18μm工艺下进行综合、布局布线和仿真,与采用同样数据路径设计方法的同步电路相比,吞吐率提高了12.5%。

摘要：为使RISC处理器平台具备检测代码重用攻击的能力,将控制流完整性机制与可信计算中的动态远程证明协议相结合,提出面向RISC处理器的硬件辅助控制流认证方案。以开源RISC处理器为基础,扩展与处理器紧耦合的硬件监控单元,同时给出控制流认证方案的证明协议,设计用于跟踪执行路径的硬件编码方法以实现信息压缩。实验结果表明,与C-FLAT方案相比,该方案传输延时小且资源消耗少,能够保证RISC处理器控制流的可信安全。

摘要：为有效解决目前嵌入式微处理器设计中指令存储器功耗大、能效不高的问题,研究了传统指令存储器实现方式的特点,分析了指令存储器功耗和能效随容量变化的规律,提出了基于时钟控制和分块管理的指令存储器高效能组织模型,设计并实现了基于SRAM块矩阵布局方式的指令存储器管理方法.结果表明,本设计能够大幅降低指令存储器功耗,提高指令存储器能效.和传统指令存储器实现方式相比,动态功耗降低了74.93%,能效提高了3.99倍.

摘要：利用松弛密码架构将Merkle-Damgrd结构的Hash算法扩展为并行结构的算法,可以利用多核处理器提高杂凑效率。给出的证明过程表明松弛密码架构在处理不同长度的消息时不具备抗碰撞特性。提出的新并行扩展算法基于松弛密码架构设计,该算法弥补了其安全缺陷,并给出了新并行Hash结构的安全性分析。分析结果表明新结构抗碰撞特性不低于Merkle-Damgrd结构的Hash算法。实验结果表明,新并行Hash结构处理长消息时有较高的处理性能。

摘要：针对序列密码算法中延迟较大的插入与抽取操作,提出基于butterfly和inverse butterfly网络的可重构硬件实现方案,使其支持位宽为2n比特的任意插入与抽取操作。并对控制信息生成算法进行深入的研究,在简化电路硬件实现的同时,大幅度提升了插入与抽取操作的处理性能。该设计已在FPGA上完成功能验证,并在CMOS 0.13μm工艺下完成综合与优化,结果表明,可重构插入与抽取单元延时小于2.7 ns,系统时钟频率达到了450 MHz。

摘要：粗粒度可重构密码逻辑阵列(CGRCA)难以兼容细粒度序列密码算法,且在编码环节功能单元容易出现竞争冲突,进而导致阵列的资源利用率低和延迟大等问题。为此,利用与-异或-非图(AXIG)双逻辑表达的优势,该文提出一种混合粒度的可重构的多功能密码运算单元,并在晶体管级进行了实现验证,可兼容现有序列密码算法中非线性布尔函数,在延迟和面积-延迟积(ADP)方面均有提升。设计了可重构与、异或、与非(RAXN)逻辑元件,可同时重构“And,Xor,Nand”等逻辑功能,并提出了RAXN的晶体管级实现方法和版图结构;提出了基于RAXN的功能扩展方法,实现了全加器功能、与/异或3输入逻辑功能以及乘法部分积生成功能,并作为基本功能单元(RAXN_U);结合动态配置和动态调度的思想,利用阵列中互联资源和RAXN_U,设计一种可同时实现32bit加法、8 bit乘法、CF(2^(8))有限域乘法,以及包括S盒在内的复杂非线性布尔函数的混合粒度多功能密码运算单元(RHMCA)。在CMOS 40 nm工艺进行后端定制化设计,实验结果表明,该文提出的多功能单元较传统的实现方法,延迟最好情况优化1.27 ns,面积-延迟积(ADP)值最大提升44.8%。