摘要：针对当前采用ARMv4指令集的嵌入式微处理器使用冯·诺依曼结构,数据和指令共用一条总线导致数据吞吐量降低的问题,设计了一款新架构微处理器。首先,采用哈佛结构独立的数据总线和指令总线,数据带宽提升一倍;其次,采用单周期32位乘法器,其计算速度是目前嵌入式乘法器计算速度的2倍;此外,利用资源共享,一个乘加器完成6种不同乘法和乘加指令,一个逻辑左移寄存器完成逻辑左移、逻辑右移、算术右移、循环右移4种功能。整个工程在Altera EP4CE30 FPGA芯片上进行物理验证。实验结果表明,通过改进,设计的嵌入式微处理器性能有所提升。

摘要：提出一种基于AVS标准码流分割模块的硬件设计方案。简要介绍了码流分割模块的功能,根据码流特点进行硬件结构划分并重点阐述具体的硬件实现过程。采用Verilog HDL语言进行设计和仿真,实现了码流的正确解析,并与解码器其他模块结合通过了FPGA验证。仿真结果表明,整个硬件系统结构能在80MHz时钟频率下完成30f/s(帧/秒)码流的实时解码。

摘要：针对现有语义分割网络模型难以在参数量、推理速度和精确度中取得平衡的问题,设计了一种多尺度特征信息融合的轻量级网络模型(MIFNet)。MIFNet采用编码-解码结构,在编码部分利用分离策略和非对称卷积设计了轻量型特征提取瓶颈结构,且引入空间注意力机制与Laplace边缘检测算子组成边缘-空间融合模块,将空间信息和边缘信息进行融合得到丰富的特征信息。在解码部分引入通道注意力机制恢复特征图尺寸和细节信息完成语义分割。在Cityscapes和CamVid测试集上,MIFNet仅以0.82 M的参数量分别取得了73.1%和67.7%的分割精度,同时在单个GTX 1080Ti GPU下分别获得73.68 frame/s和85.16 frame/s的推理速度,表明该方法在参数量、推理速度和精确度3个指标上得到较好平衡,实现了轻量、快速、精准的语义分割。

摘要：介绍了一种基于FPGA的FFT算法的实现———以Altera公司的FLEX10K系列产品为硬件平台,用VHDL语言和电路图完成系统设计描述,用MAX+plusII软件进行编译、综合和下载,实现了6点实序列DFT算法,并给出了仿真测试的结果。在FPGA芯片上运行的FFT算法具有速度快且抗干扰能力强的硬件实现的优点,用VHDL语言实现的基于IP核FFT算法具有很好的可移植性,可以重复使用,大大提高了设计效率。

摘要：针对电子信息专业人才培养目标,重新设计了计算机基础教育的课程体系和教学内容.

摘要：本文简单介绍了CDMA国际漫游的实现方案,并详细描述了中国联通CDMA网络的国际漫游方案的设计、实施及其测试工作。

摘要：针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm^2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。

摘要：本文介绍了一种新的移动百宝箱业务——在线阅读系统的解决方案。服务提供商利用该系统可以在移动互联网上开展新闻、精品文章、电子图书等各种类型信息的在线阅读服务。文中给出了详细的系统结构及具体的实现技术。

摘要：本文基于Synopsys公司的静态时序分析软件PrimeTime(PT),介绍了ASIC设计验证的静态时序分析(STA)方法。文中首先介绍了STA的基本原理,PT启动文件的设置和工作条件的选择,最后通过视频解码系统中帧间预测模块设计,阐明了静态时序的具体分析方法及PT的工作流程,并给出模块的静态时序分析报告并由此说明PT工具的有高时序路径分析覆盖率以及帧间预测模块的时序路径满足设计要求。

摘要：针对当前波特率自适应方法速度慢,使用不方便的问题,提出一种基于单脉宽波特率判别和二进制数据近似的波特率自适应方法。该方法通过单脉宽波特率判别可以实现对任意单个完整数据帧的波特率识别,然后通过波特率转换完成数据接收,从而实现不同波特率下数据的实时接收。设计使用FPGA开发板进行测试,通过上位机将全部数据分别使用不同波特率进行发送,并使用开发板实现了数据的实时准确接收,从而验证了该设计的可行性。