摘要：传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结果验证了该加法器的设计合理性,证明其能缩短累加时间、提高运算效率。

摘要：提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加数的计算比采用串行累加更快.

摘要：为了延长抗辐照静态随机存储器双向互锁存储单元(DICE)电路的使用时限,得到偏置温度不稳定性效应(BTI)老化效应对DICE单元性能的具体影响,提出抗老化设计方案.通过SPICE仿真实验,分析DICE单元的老化特性,发现因老化加重的读干扰和半选择干扰是影响DICE结构的SRAM单元稳定性和寿命的主要原因.针对DICE单元抗辐照结构的特性,提出新的DICE单元读写端口结构.通过在组成读写端口的4个晶体管之间加入额外的控制晶体管,阻断了DICE单元存储节点相连的路径,消除了读干扰和半选择干扰的影响,避免了单元的读故障和半选择故障的出现.改进后的DICE单元在读状态和半选择状态时的抗辐照能力与改进前相比得到了提升.通过仿真实验,验证了改进后DICE单元的功能正确性和抗老化有效性,直接减少了DICE单元经过108 s老化后22.6%的读失效率.

摘要：文章介绍基于高速线性CCD器件的图像采集系统的构成及其应用。通过对CCD图像传感器TCD1209D驱动时序及数模转换芯片AD9224的转换时序的分析,结合图像采集系统硬件功能要求,设计用于图像采集的高速线性CCD驱动电路,并采用单片复杂可编程逻辑器件(CPLD)进行了实现;测试表明驱动时序产生电路满足目标图像采集系统的应用需要。

摘要：算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性。

摘要：本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的EDA设计流程.

摘要：针对单粒子翻转问题,设计了一种低开销的加固锁存器。在输出级使用钟控C单元,以屏蔽锁存器内部节点的瞬态故障;在输出节点所在的反馈环上使用C单元,屏蔽输出节点上瞬态故障对电路的影响;采用了从输入节点到输出节点的高速通路设计,延迟开销大幅降低。HSPICE仿真结果表明,相比于FERST,SEUI,HLR,Iso-DICE锁存器,该锁存器的面积平均下降23.20%,延迟平均下降55.14%,功耗平均下降42.62%。PVT分析表明,该锁存器的性能参数受PVT变化的影响很小,性能稳定。

摘要：集成电路的不断发展使得片上系统遇到了不可逾越的瓶颈问题,片上网络因其具有良好的可扩展性、较高的通信效率和可靠性等优势成为了一种新型的互连架构,被研究者们广泛研究.路由器是片上网络中的关键部件,主要负责数据包的存储转发,影响着网络的整体性能,故对路由器的容错设计显得尤为重要.而路由器中缓冲区所占的面积较大,且常见的缓冲区容错方案都可能会产生头阻塞问题,因此需要设计一种容错路由器架构,既可以解决头阻塞问题,又能实现缓冲区容错.该文提出一种相邻虚通道循环共享的VOQ容错路由器设计,可以有效地容忍虚通道故障,在网络拥塞时能最大程度的保证缓冲区的利用率,且在路由器内部虚通道均故障时依旧可以保证整个网络的连通性.在基准VOQ路由器的基础上,该文通过增加多个多路选择器和数据分配器来实现相邻虚通道的共享,增加旁路总线来保证即使输入端口内部虚通道均故障,路由器依旧可用.当数据包所要发往的虚通道故障或者拥塞时,通过借用相邻虚通道或旁路来实现数据包的存储转发,达到了容错的目的,提升网络性能.同时,该文设计了一种基于双向队列的FIFO控制器,通过两套读写指针实现对借用虚通道数据包和非借用虚通道数据包的读写操作.双向队列的设计,保证了数据包在输出时依旧持有VOQ特性,这是绝大多数的缓冲区容错方案所没有的.实验结果表明,在无故障发生时,该文方案较VOQ路由器和multiple VOQ路由器而言平均延时有所降低,吞吐率有所提高;在故障发生时,该文方案的相邻VC因为可以借用,故较VOQ路由器和multiple VOQ路由器,平均延时分别降低了32.3%和23.3%,吞吐率也有所提高.该文方案没有增加额外的FIFO开销,硬件开销上因为双向队列和BIST检测模块的设计较参考文献方案有所增加,但是相对于其达到的性能而言,这种硬件开销的略微增加是可以接受的.在网络出现虚通道故障或拥塞时,该文方案的设计维持了VOQ特性不变,保证了整个网络的连通性,达到了较高的可靠性,系统整体性能较优.

摘要：文章研制了基于现场可编程门阵列(FPGA)的线性电荷耦合器件(CCD)开发平台。利用高性能CCD信号处理器调理CCD的输出信号简化电路设计,使用ALTERA的CPU软核处理器(NiosⅡ)作为微控制器实现逻辑控制,并用硬件描述语言编程实现驱动电路的设计,整个平台还配有Camera Link接口、串口、USB及网口与外围设备通讯。利用此平台可以进行实时工业检测,也可以用于科学研究分析数据。

摘要：大规模高密度集成电路测试中存在测试数据量大、测试功耗高等问题.提出了一种先通过编码优化测试集,再使用线性反馈移位寄存器(linear feedback shift register,LFSR)重播种的内建自测试方案.该方案通过自动测试模式生成工具得到被测电路的确定测试集,再压缩为种子集存储在片上ROM中.压缩测试集的过程中,首先以降低测试功耗为目标,用少量确定位编码测试集中的部分测试立方,来增强解码后测试模式相邻位之间的一致性;然后以提高压缩率同时降低LFSR级数为目标,将测试立方编码为确定位含量更少的分段相容码(CBC),最后将以CBC编码的测试立方集压缩为LFSR种子集.实验证明所提出的方案在不影响故障覆盖率的前提下大量降低了测试功耗,并且具有更高的测试数据压缩率.