摘要：本文分析了CMOS电路的功耗模型，并得出了几种降低电路功耗的措施。这些措施应用到“低功耗单片可预置延时电路”的设计中得到了很好的结果，并且这种低功耗设计方案也可以应用到很多其它的电路设计中。

摘要：演化硬件在环境适应性和可靠性设计上具有潜在的巨大优势。文章介绍了数字和模拟电路演化综合的原理和步骤,几类典型的演化硬件平台及其局限性,重点讨论了面向演化的VLSI可重构体系结构,最后提出了这一新兴研究领域面临的一些问题及解决方法。

摘要：文章介绍了由我们设计的,并已成功投片的一个扩频通信电路;并简单说明了此电路所采用的设计流程,从RTL到GDSII。

摘要：文章介绍了20位、5V单电源过采样∑-△A/D转换器,根据精度与阶数和过采样比的关系,设计了4阶蒡-驻调制器。在∑-△调制器中添加了局部负反馈,使转换器能对满量程(FS)输入信号进行精确转换;在梳状滤波器后面添加了补偿电路,补偿梳状滤波器在基带内的衰减,使基带内的纹波小于0.001dB。本电路采用0.6滋mCMOS工艺,电路的结构和精度通过了HSPICE、STAR-SIM等EDA软件的验证。

摘要：折叠式共源共栅和Class AB(FC-AB)结构的运算放大器被广泛研究和使用,但是其结构应用的多变性使设计者难以快速准确地设计出符合要求的电路。文章提出了一种标准化的运算放大器设计流程,设计者可以根据应用需求快速灵活地设计目标电路。以电流分配作为设计流程的起始点和调整点,以核心参数作为判据或约束项,进行迭代优化,最终通过相关电流和跨导确定器件尺寸。以流程图形式提出了低噪声运放的设计流程,关键器件尺寸的理论值和设计值平均误差为11.48%。根据该流程设计了一种低噪声运放,并采用0.18μm CMOS工艺进行了加工。运放关键电学参数都满足设计要求,其等效输入噪声为10.8 nV/√Hz,与目标值偏差1.8%。

摘要：采用0.35μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器。该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块。其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器采用动态逻辑结构;小数分频器中Σ-Δ调制器模数可编程,可以精确调制多种分频值。测试结果表明,在电源电压3.3 V、工作温度-40~85℃的条件下,该芯片输出频率为137.5~4400 MHz,频偏100 kHz处的相位噪声为-104 dBc/Hz,频偏1 MHz处的相位噪声为-131 dBc/Hz,归一化本底噪声为-215 dBc/Hz。芯片面积为3.8 mm×4 mm。该频率合成器能为通信系统提供低相位噪声或低抖动的时钟信号,具有广阔的应用前景。

摘要：　设计了一种12位50MHzBiCMOSD/A转换器,权衡面积和性能的关系,提出了4+8分段式的电流舵结构,并对所设计的电路进行了仿真,取得了很好的仿真结果。

摘要：研究并设计了一种应用于MEMS陀螺的Σ-Δ高通级联型调制器.该调制器基于0.35μm 3.3 V的现代CMOS工艺,选取了无条件稳定的1-1-1 MASH(Multi-stage noise Shaping,多级噪声整形)结构,采用了斩波稳零技术,消除运放1/f噪声和直流偏移.高通积分器的运用,优化了低频信号的传输抗干扰性.本设计中的调制器能够转换MEMS陀螺中带宽40 kHz,范围几十至几百毫伏的目标信号,电路采样时钟频率10.24 MHz,调制器动态范围超过100 dB,有效位数达到17位.

摘要：　介绍了一种CMOS流水线结构高速高精度A/D转换器,该器件具有50MHz工作频率和10位分辨率。设计采用双采样技术,提高了有效采样率;由于运用了冗余数字校正技术,可以采用低功耗的动态比较器。对转换器的单元结构进行了优化,并对主要电路进行了分析。

摘要：介绍了一种十级12位50M Sample/s CMOS流水线A/D转换器的设计。该设计方案采用了全差分采样/保持电路和折叠式共源共栅运算放大器,保证了处理模拟信号的精度与速度。自举MOS开关和双差分动态比较器的使用,提高了电路的精度与速度,每级电路基本一致,简化了电路设计。