摘要：设计了一种用于现代雷达系统的指数函数。设计中,浮点数格式均采用IEEE-754标准32位单精度表示[1]。采用Table-driven算法实现浮点指数函数的运算。为了简化硬件的实现并提高算法实现的精度,引入了CORDIC算法。基于这两种算法结构,提出一种改进结构。采用Verilog语言描述,通过ModelSim6.5b进行仿真,结果表明,在一定的数据范围内,改进后指数函数运算结果的相对误差是传统方法的40%。在TMSC 65nm工艺下综合,频率达到483MHz,满足系统的工作频率要求。

摘要：动态语言可以行之有效地作为传达观念性艺术的媒介与表达方式。对于观念艺术作品应当加以持续地、不断地解读,因为作品中所包含的观念性正是由这种持续解读与阐释中生发并完成,这对解读观念艺术作品深层并隐晦的艺术理念有着突破性的意义。在这样的现实情况下,动态语言对观念性艺术的介入,是一种良好的结合,既能取长补短,又能充分发挥彼此的长处。

摘要：该文对清代琴歌重要的琴谱集《五知斋琴谱》中的六首琴歌进行了历史与形态初研,发考辨出它在发展历程中的线索轨迹及其各种版本间的内在联系。在对现存乐谱分析的基础上,结合今人对六首琴歌的解译和研究,对版本、定弦、解题、歌词、减字谱等进行了音乐分析,力图对这一琴歌有更进一步的认识。

摘要：20世纪70年代由王建中改编的钢琴曲《梅花三弄》,在创作方面有自己独特的特点,并有力地体现了中华民族传统音乐的风格。文章对古琴曲《梅花三弄》及王建中进行简要介绍后,重点对其钢琴改编曲《梅花三弄》的演奏技法进行具体分析。

摘要：PCIe总线是为了解决高速率高带宽提出的新一代总线,随着处理器技术的发展,在互连领域中,PCIe总线的使用越来越多;为了实现上位机与FPGA之间的高速数据交换,基于FPGA设计了能够高速传输数据的DMA控制器,本设计的验证是基于北京航天测控公司开发的6槽机箱、嵌入式控制器(基于PCIe总线)、以及数字I/O模块;设计实现了嵌入式控制器与数字I/O模块之间的数据传输,并且通过了验证,证明了DMA控制器功能的正确性;加入DMA控制器后,写数据传输速率达到610MB/s,提高到了原来的7倍;读数据传输速率达到492MB/s,提高到原来的11倍,满足系统的设计要求;该控制器在大带宽的数据传输中有广泛的应用。

摘要：教学评价是检验教学质量,收集教学反馈的主要渠道。通过教学评价可以相对准确地把握教学内容在教学设计中是否得当,因此电影音乐类教学内容在融入教学时需要把握教学评价的一些基本原则,自我评价和相互评是比较有效的教学原则和方法。如果能够遵循这个原则,那么电影音乐融入教学就具有了更大的发展空间,分层教育和分年龄段教育将大大提高电影音乐融入教学的实质性效果。

摘要：超长指令字(VLIW)架构数字信号处理器(DSP)具有强大的处理能力,在该DSP处理器上一方面通过增加专用指令,另一方面通过改进算法,达到了硬件软件全面加速,实现了密码芯片,满足了高清多媒体监控系统的实时加解密和认证等需求。该密码处理芯片首次实现符合安全防范监控数字音视频编码技术标准的可伸缩音视频编码(SVAC[1])码流的安全认证处理,并增加了与音/视频芯片之间的接口,接收音/视频编码流,进行加解密等。密码处理芯片与音/视频芯片共同组成了高清多媒体监控系统。大量的软件和FPGA评估验证保证了数据安全认证的实时性、安全性、正确性。

摘要：针对嵌入式设备对高性能处理器低功耗的需求,基于RISC-V指令集的标准,提出了一种顺序双发射的超标量处理器设计方法。处理器代号为Egret,采用九级流水线架构,支持RV32IMAFC指令集。经过UVM验证,Egret处理器Dhrystone性能可以达到1.76DMIPS/MHz,Coremark性能达到2.88Coremark/MHz,Whetstone性能达到0.86MWIPS/MHz。处理器在FPGA上能够稳定运行在100MHz。在SMIC 40nm LL工艺下,处理器频率为600MHz,面积为1mm2。

摘要：DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。

摘要：数据通过采集模块后需要进行缓存,然后再通过DMA写入上位机,SDRAM存储容量大,符合大批量数据的存储,FIFO可以在不同的速率下读写数据,根据两者的优势,本设计是基于SDRAM控制器实现的大容量缓存FIFO;系统中FPGA采用Altera公司的CycloneII:EP2C35F484I8,使用verilog语言实现,通过Quartus11.0编译、综合、布线后,时钟能够达到100 MHz;设计通过了仿真与验证,在仿真验证下,此大容量FIFO存储速率达到43.6 MByte/s;设计已经成功用于实际环境中,输入输出时钟完全不确定的情况下,SDRAM的最低利用率是43%,在时钟相差小的情况下,利用率可以达到100%,符合系统设计需要。