摘要：设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver-ilog HDL进行了结构级描述,用SIMC0.18μm标准单元库进行逻辑综合.时间延迟为4.34ns,系统时钟频率可达230MHz.

摘要：通用异步接收发送器在嵌入式系统设计以及SOC设计中得到了广泛的应用。介绍了一种以状态机控制为核心、波特率可调整的UART通信接口在FPGA上实现的方法。设计利用Verilog HDL描述完成设计,进行了多种波特率的功能测试,最后给出了FPGA上的综合实现与验证仿真,仿真和综合结果显示整个设计正确、可靠。设计可经过简单修改形成IP核直接移植至系统设计中,提高了设计效率。

摘要：介绍了基于MIPS体系结构的系统控制协处理器设计与实现,整体结构主要包括翻译后援缓冲器、协处理器控制单元、中断例外管理单元以及协处理器寄存器单元。设计使用可综合的Verilog HDL语言描述,采用Altera公司的QuartusⅡ7.2开发软件及该公司的StratixⅡFPGA器件验证实现,并主要完成了协处理器寄存器的读/写,虚拟/物理地址的转换,以及对RISC处理器的中断例外控制等功能,同时通过仿真验证其功能的正确性。

摘要：在“模拟电子技术”理实一体化的项目驱动式教学中,本文设计了一个基于结型场效应管等效可变电阻控制衰减的AGC放大器,并验证了其性能。首先梳理了现有的AGC放大器设计方法,分析了它们各自的特点,在此基础上提出了基于结型场效应管等效可变电阻,并同时引入串联和并联控制衰减的AGC放大器设计方案。通过理论计算和实际电路测试,验证了该设计方案的合理性及优越性。