摘要：设计了一种基于UMC 0.18μm CMOS工艺的16位1GS/s的电流舵型D/A转换器。该DAC采用7+4+5分段结构,1.8V/3V双电源供电,满摆幅输出电流为20mA。采用四开关结构、限幅开关驱动电路、两个cascode管的单位电流源以及两层结构的逻辑译码器,实现了优异的性能。在1GHz采样率、101.07MHz输入信号下,无杂散动态范围(SFDR)达到78.06dB。

摘要：介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50MS/s流水线ADC的设计。该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差。电路采用UMC0.18μm混合工艺,1.8V电源电压。通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准。仿真结果表明,在50MHz采样率、5MHz输入信号下,通过校准算法SFDR由44.1dB提升至102.2dB,SNDR由40.9dB提升至79.9dB,ENOB由6.5bit提升至12.98bit。

摘要：描述一个基于0.6μm CM O S工艺的、低功耗的13 b,107样品/s流水线模数转换器(ADC)的设计。为了达到13 b的转换精度,在电路设计中采用了电容误差平均技术;为了实现低功耗设计,在电路设计中综合采用了运算放大器共享、输入采样保持放大器消去、按比例缩小和动态比较器等技术。在考虑工艺实现中的非理想因素的条件下,对ADC电路进行晶体管级M on te-C arlo仿真,当ADC以10MH z的采样率对1MH z的正弦输入信号进行采样转换时,在其输出得到了82 dB的非杂散动态范围,并且此时ADC模拟部分的功耗仅为11mW。

摘要：实现了一种可用于CMOS图像传感器,采样率为50 Hz、精度为15位的像素级模数转换器(ADC)。此ADC采用电荷复位方式补偿电荷,然后通过对电荷包计数实现模数转换。为了实现低功耗、低噪声和小面积,对电路系统、核心模块的设计以及版图布局布线进行了综合考虑和优化。该设计采用SMIC 0.18μm CMOS标准工艺,版图面积为50μm×50μm。测试结果表明:当输入电流为17.5,33.7和80 nA时,对应的输出码的均值/标准差分别为8 875/6.56,16 500/2.6,32 768/14.3。在满量程输入电流(80 nA)情况下,仿真总功耗仅为4.5μW。

摘要：研究了一种适用于开关电容级电路结构的流水线ADC的数字后台校准算法并提出了其硬件实现方法。此算法适用于每级1.5bit和多bit的子级转换电路,实时地监控关键子级电路转换函数的特性,并从数字输出中提取校准信息,不中断正常的转换过程。文中提出的硬件实现方法通过有限状态机实现该算法,实现了各模块高效的协同工作。仿真证明用该硬件实现方法设计的校准处理系统能够有效校准电容失配和运放有限增益误差。

摘要：A 13bit,pipelined analog-to-digital converter （ADC） designed to achieve high linearity is described. The high linearity is realized by using the passive capacitor error-averaging technique to calibrate the capacitor mismatch error, a gain-boosting opamp to minimize the finite gain error and gain nonlinearity,a bootstrapping switch to reduce the switch on-resistor nonlinearity, and an anti-disturb design to reduce the noise from the digital supply. This ADC is implemented in 0.18μm CMOS technology and occupies a die area of 3.2mm^2 , including pads. Measured performance includes - 0.18/ 0.15LSB of differential nonlinearity, -0.35/0.5LSB of integral nonlinearity, 75.7dB of signal-to-noise plus distortion ratio （SNDR） and 90. 5 dBc of spurious-free dynamic range （SFDR） for 2.4MHz input at 2.5MS/s. At full speed conversion （5MS/s） and for the same 2.4MHz input, the measured SNDR and SFDR are 73.7dB and 83.9 dBc, respectively. The power dissipation including output pad drivers is 21mW at 2.5MS/s and 34mW at 5MS/s,both at 2.7V supply.

摘要：在周期信号数字频谱分析中，数字倍频器可被用作采样频率发生器（ＳＦＧ）为ＡＤＣ提供采样脉冲，但原有的数字倍频方法使得ＳＦＧ的输出脉冲存在较大的位置累积误差。本文针对原有数字倍频方法的缺点而提出了新的补偿方法，并用非均匀采样信号理论和数字频谱分析方法导出了用原有方法和新的方法实现的ＳＦＧ所对应的采样信号序列的信噪比表达式，证明了新方法优于原有方法，同时也得出了对ＳＦＧ的设计有指导意义的结论。最后，计算机仿真验证了本文结论。

摘要：This paper presents a low power cyclic analog-to-digital convertor （ADC） design for a wireless monitoring system for orthopedic implants. A two-stage cyclic structure including a single to differential converter, two multiplying DAC functional blocks （MDACs） and some comparators is adopted, which brings moderate speed and moderate resolution with low power consumption. The MDAC is implemented with the common switched capacitor method. The 1.5-bit stage greatly simplifies the design of the comparator. The operational amplifier is carefully op- timized both in schematic and layout for low power and offset. The prototype chip has been fabricated in a United Microelectronics Corporation （UMC） 0.18-μm 1P6M CMOS process. The core of the ADC occupies only 0.12 mm2. With a 304.7-Hz input and 4-kHz sampling rate, the measured peak SNDR and SFDR are 47.1 dB and 57.8 dBc respectively and its DNL and INL are 0.27 LSB and 0.3 LSB, respectively. The power consumption of the ADC is only 12.5 μW in normal working mode and less than 150 nW in sleep mode.

摘要：介绍了一种14位20MS/sCMOS流水线结构A/D转换器的设计。采用以内建晶体管失配设置阈值电压的差分动态比较器,省去了1.5位流水线结构所需的±0.25VR两个参考电平;采用折叠增益自举运算放大器,获得了98dB的增益和900MHz的单位增益带宽,基本消除了运放有限增益误差的影响;采用冗余编码和数字校正技术,降低了对比较器失调的敏感性,避免了余差电压超限引起的误差。电路采用0.18μmCMOS工艺,3.3V电源电压。仿真中,对频率1MHz、峰值1V的正弦输入信号的转换结果为:SNDR85.6dB,ENOB13.92位,SFDR96.3dB。

摘要：提出一个用于无线收发机的双通道11bit 150 MS/s逐次逼近型(SAR)模数转换器(ADC).ADC的两通道都采用Sub-range SAR的结构,电路中使用自举开关采样,提高电路的线性度;采用全动态比较器,以节省功耗;使用基于等效门控环形振荡器的异步高速SAR逻辑,提高ADC的转换速度.此外,在CDAC中采用分裂电容设计以避免使用导通性不良的中间电压连接开关.本设计在Smic 55nm Low-Leakage CMOS工艺下流片.IP总面积是0.3mm^2,核的有效面积是0.046mm^2.测试结果为:在供电电压和参考电压为1.2V,采样率为150 MS/s的情况下,单通道消耗2.04mA的电流,SNDR为60.9dB,FOM值为17.9fJ/conv.-step.静态特性DNL和INL分别为+0.99/–0.81LSB和+2.21/–1.37LSB.