摘要：设计了一种数据字长可重构的流水线坐标旋转数字计算(Coord inate R otation D ig ita l Com pu ting,CORD IC)单元,用于可重构DSP阵列式处理引擎的处理单元核心的设计。首先对流水线CORD IC的模校正进行改造,使流水级数有所减少,且使模校正流水的分配有利于字长可重构的设计。之后通过相邻8位流水线CORD IC单元间的横向和纵向可重构设计,使相邻的(2×2)/(3×3)/(4×4)个基本单元可以组合成数据字长为16/24/32位的CORD IC单元。

摘要：针对电流存储单元电路中存在的电荷注入误差,提出一种新的注入误差消除方法,该方法能够消除由电荷注入效应引起的输入信号相关误差及直流偏置.设计了一种具有极低电荷注入误差的甲乙类开关电流存储单元电路.采用上华半导体有限公司（CSMC）的5 V,0.6μm双层多晶双层金属互补型金属氧化物半导体（CMOS）工艺对存储单元进行设计.模拟结果表明：改进后的存储单元可工作在2.5~5 V电压条件下;在输入频率为500 kHz,幅度为50μA正弦电流,采样信号频率10 MHz条件下,输出电流的误差仅为未采用补偿方案的单元电路误差电流的0.212%,同常用的伪MOS开关补偿方法相比,误差电流减小了85.5%.

摘要：提出了一种基于Boonsobhak结构但电源效率更高的开关电流比较器。比较器采用主从式结构,工作模式由两相不交叠时钟控制。主比较器根据输入电流信号的极性产生微小电压差,同时将输出信号对输入信号的影响隔离开来。从比较器将主比较器产生的微小电压差进行再生放大,最终产生比较结果。提出的新比较器结构采用静态甲乙类锁存式比较器作为主比较器,以静态功耗为零的动态锁存式比较器为从比较器,使得整体比较器在保持较高速度的同时,功耗大为降低。采用CSMC0.6μmCMOS工艺设计并实现,实际测试结果显示开关电流比较器具有6.5bit分辨率,能在20MHz时钟频率下正常工作,而功耗降低了75%。

摘要：提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 。

摘要：介绍了一个用于高性能的微处理器和 DSP处理器的快速 6 4位二进制并行加法器 .为了提高速度 ,改进了加法器结构 ,该结构大大减少了加法器各级门的延迟时间 .基于改进的加法器结构 ,有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管尺寸缩小技术 ,可以取得良好的电路性能 .该加法器采用 U MC 2 .5 V 0 .2 5μm 1层多晶 5层金属的 CMOS工艺实现 .完成一次加法运算的时间是 70 0 ps,比传统结构的加法器快 2 0 % ;面积和功耗分别是0 .16 m m2和 2 0 0 m W@5 0 0 MHz,与传统结构加法器相当 .

摘要：高校每年都有许多学生的论文涉及IC设计,由于是研究性论文,一般对工艺水平要求较高,流片费用较高,而且多数是IP核的设计,过去大多数都只做到后验证。现在,我们可以比较方便地采用MPW(Multi Product

摘要：提出了一种新型的适用于锁相环频率合成器的正交压控振荡器(QVCO)结构,分析了QVCO的工作原理及其相位噪声性能。ADS仿真结果表明,电路工作在2.4 GHz、偏离中心频率600 kHz的情况下相位噪声为-115.4 dBc/Hz,在1.8 V电源下功耗仅为2.9 mW,输出信号的相位误差小于0.19°。结果还表明相对于目前流行的QVCO结构,提出的结构实现了低相位误差、低功耗、高FoM值。

摘要：针对片上系统SoC架构设计和嵌入式软件开发的需求,采用事务级建模方法使用SystemC完成了基于SPARC V8的事务级SoC验证平台的设计.为降低设计复杂度和提高仿真速度,基于解释-执行技术完成SPARC V8处理器指令精确事务级模型建模,并利用SystemC中的分层通道机制完成AMAB总线、中断控制器、UART、定时器等设备的事务级建模.完成事务级SoC验证平台的构建后,使用测试基准程序组Mibench对该验证平台的功能和仿真速度进行了验证.仿真结果证明了其功能正确,并且仿真速度相对于RTL SoC验证平台有大幅度的提高.

摘要：1.5位每级流水型ADC子单元的传输函数满足混沌映射的特性,通过将子单元的两个数字输出进行异或,改变产生序列的分布特性,即可用来产生独立且均匀分布的随机数.根据这个原理设计实现了一种高速真随机数发生器,并引入了一种新型的高速低功耗预放大锁存比较器.仿真结果表明,在未加任何后处理电路修正的情况下,生成的随机序列即可通过NIST标准随机性检测,输出比特率可达200Mb/s.

摘要：为了克服集成电路在辐射环境下所受的影响,在SMIC0.18μm工艺下,设计一款应用于LEON3处理器核中的加固的32×32位三端口寄存器堆.存储单元内部采用改进的双向互锁存储单元(DICE)结构,外围组合电路采用C-element结构.电路模拟结果表明,室温条件下,工作电压为1.8V,寄存器堆工作在200MHz时,能够实现两读一写的功能,并能同时消除单粒子翻转(SEU)和单粒子瞬态(SET)效应.与汉明码加固方式相比,该方法具有较高的抗辐射能力和较快的速度.