摘要：随着集成电路特征尺寸逼近物理极限,硅通孔(TSV)实现层间互连的三维集成电路(3D IC)成为延续摩尔定律的一种趋势.但现有集成电路设计工具、工艺库、设计方法尚不成熟,难以实现三维集成中超大尺寸基板芯片的时序收敛问题.为此,本文提出了一种利用现有传统的EDA工具完成基于TSV的3D IC物理设计的流程.首先,用热应力模型将三维硅通孔投影成二维阻挡层,从而将三维集成电路设计转化成若干含阻挡层的二维集成电路分别实现;其次,针对超大尺寸基板芯片的时序收敛困难问题,提出了一种标准单元布局方法,通过在版图中划定若干固定放置区用于限定关键时序单元的摆放,并迭代确定这些关键单元在固定放置区中的位置,实现大尺寸芯片的时序收敛.基于所提出的三维集成电路设计流程完成了一款三维集成的网络路由芯片基板芯片的设计,结果表明,相比传统的设计流程,提出的3D IC物理设计流程可使超大尺寸基板芯片从时序无法收敛优化到可收敛并满足时序要求,验证了所提出的3D IC物理设计流程的可行性.

摘要：针对快速傅里叶变换处理器中运算通路深流水线气泡会导致性能损失以及不同点数的快速傅里叶变换存在吞吐率不均衡问题,提出了一种可以同时支持多个快速傅里叶变换数据混合处理的优化方法。设计了一种深度流水的可配置蝶形处理电路以及可支持多数据块混合处理的块浮点处理架构,使得在同一硬件框架下可支持1个基9/2个基8/3个基5/4个基4/5个基3的高精度蝶形运算,运算速率和资源效率较高。基于上述方法,实现了一种支持4G/5G标准的多模高性能快速傅里叶变换处理器,可以支持64~4 096点的FFT/iFFT和12~3 240点的DFT/iDFT处理(60种点数模式)。该快速傅里叶变换处理器基于55 nm CMOS工艺实现,面积1.59 mm^(2),最高工作频率500 MHz,单数据模式下最大吞吐率1.5 GS/s,混合数据模式下最大吞吐率2.2 GS/s。与近年研究相比,该设计在增加较少资源的情况下,实现了更多点数支持、更高的吞吐率(2X~6X)和各种点数下更均衡的性能。

摘要：针对传统多相位DLL(delay locked loop,DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路。该电路在SMIC 55 nm CMOS标准工艺下基于标准单元设计实现。使用相位合成模块产生多相位输出,可以通过级联更多相位合成模块产生更多输出相位。与传统多相位DLL电路相比,ADDLL电路面积更小、功耗更低,且采用标准单元设计,可以减少设计周期。后仿真测试结果表明,该DLL能够产生21个不同相位的输出信号,工作频率范围为860 MHz~1.04 GHz,面积为0.0017 mm^(2),供电电压为1.2 V时功耗为2.66 mW,分辨率为13 ps。

摘要：为解决最新一代视频压缩标准HEVC(High Efficiency Video Coding)中熵解码部分存在的语法元素串行依赖性问题,本文提出一种低时钟数冗余的CABAC(Context-BasedAdaptive Arithmetic Coding)硬件解码器实现方案.核心采用动态码表预处理方式和并行处理电路设计,提高了时钟利用效率,满足HEVC Level4.1 Main Tier的全部要求,可以以40 MHz的时钟完成1080HD@60fps的视频实时解码.

摘要：设计了一种可用于加密的块结构低密度生成矩阵Block-LDGM码.该码的生成矩阵由一组交织子矩阵组成,且这些交织子矩阵可以用二次交织多项式来描述.以这些二次交织多项式的系数作为密钥,可实现对交织子矩阵的随机化,从而实现对Block-LDGM码的加密.基于三分图,提出多边缘置信度传播算法和滤波衰减消解方法,实现基于Block-LDGM码的低复杂度信息压缩编码.仿真结果表明:设计的可加密BlockLDGM码,具有近香农限的压缩性能,同时具有较高的保密能力.

摘要：针对深亚微米工艺下后端实现中布线资源紧缺这一难点提出了一种改进的层次化流程.通过考虑子电路在上层电路中的连接关系调整子电路的高宽从而优化布线资源并降低延迟.采用量化分析的方法一次性得到可实现的物理设计,避免了多次迭代尝试浪费的时间.以DSP中大规模多路选择器在SMIC 65nm low leakage工艺下的物理设计为例介绍了本文提出的优化方案,并且对比可得本文提出的方法能减少20%的面积和35%的延迟.

摘要：SoC在不同应用场景的频率不同,导致关键路径的时序余量会有较大的差异,在芯片设计阶段,为了保证芯片最坏情况下依然能够正常运行,增加了较大的电压余量,所以固定电压供电会造成不必要的功耗损失。基于最大程度节约功耗的需求,介绍了一种基于线下校准和延时链实时监测的自适应电压调节系统,实时监测电路时序,结合数字低压差线性稳压器(DLDO)自适应调节供电电压,仿真表明,在125℃、SS工艺角下,频率从700 MHz下降到300 MHz时,相比于固定电压,AVS功耗节省14.9%~64.7%。

摘要：提出一种新型全数字鉴相器结构.该结构消除了亚稳态影,并通过采用特殊的延迟链结构,大大减少了模块的面积.将此结构应用于一款65nm low leakage工艺下工作频率在100~400MHz的全数字DDR接口模块,总面积4 298μm2,DLL面积2 350μm2.芯片的测试结果验证了设计的准确性,与传统的结构相比本模块面积较小,且由于其全数字电路的特点具有较好的可移植性.

摘要：延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic random access memory,DDR SDRAM)中对时钟信号进行90°相移,实现数据双沿采样,以提高数据传输速率.数控延时线是DLL型90°移相器的重要组成部分.为解决传统数控延时线在延时调节过程中产生毛刺的问题,分析了传统数控延时线产生毛刺的原因,并提出一种结合锁存器和时钟门控单元的无毛刺数控延时线.引入锁存器和时钟门控使该无毛刺数控延时线的数字控制信号有序进行状态切换,达到抑制毛刺产生的目的.另外,将提出的无毛刺数控延时线应用于DLL型90°移相器中,成功消除了90°相移时钟的毛刺.设计采用SMIC 65 nm工艺来实现,供电电压为1.2 V,版图面积为0.018 mm^2,用HSPICE进行仿真,结果表明:该移相器的工作频率范围为217 MHz^1 GHz,工作在1 GHz时,功耗为2.8 mW;供电电压添加100 MHz 30 mV正弦波噪声时,90°相移时钟的抖动峰峰值和均方根值分别为17.77 ps和5.16 ps.而且,移相器在进行工艺、电压、温度(process-voltage-temperature,PVT)跟随调节过程中,输出的90°相移时钟可有效避免毛刺问题.

摘要：为了应对大规模设计中逻辑信号级输入激励空间爆炸的问题,针对总线系统提出了一种高层次结构化激励生成算法和相应的功能覆盖率模型.首先将总线系统抽象成通用有向二分图模型,然后建立相应激励的高层次数学模型,由此提出一种通用的层次化输入激励空间等价类划分算法和对应的高层次功能覆盖率模型,最后基于树的搜索提出了2种结构化激励生成算法.上述方案成功应用于IME-Diamond SoC的总线系统的功能验证中,实际结果表明,相比代码覆盖率,高层次功能覆盖率模型的揭示功能Bug能力更强,而且相对于传统的随机生成,结构化的激励生成能够将覆盖率收敛所需的激励数减少96%.