摘要：为解决最新一代视频压缩标准HEVC(High Efficiency Video Coding)中熵解码部分存在的语法元素串行依赖性问题,本文提出一种低时钟数冗余的CABAC(Context-BasedAdaptive Arithmetic Coding)硬件解码器实现方案.核心采用动态码表预处理方式和并行处理电路设计,提高了时钟利用效率,满足HEVC Level4.1 Main Tier的全部要求,可以以40 MHz的时钟完成1080HD@60fps的视频实时解码.

摘要：设计了一种可用于加密的块结构低密度生成矩阵Block-LDGM码.该码的生成矩阵由一组交织子矩阵组成,且这些交织子矩阵可以用二次交织多项式来描述.以这些二次交织多项式的系数作为密钥,可实现对交织子矩阵的随机化,从而实现对Block-LDGM码的加密.基于三分图,提出多边缘置信度传播算法和滤波衰减消解方法,实现基于Block-LDGM码的低复杂度信息压缩编码.仿真结果表明:设计的可加密BlockLDGM码,具有近香农限的压缩性能,同时具有较高的保密能力.

摘要：针对深亚微米工艺下后端实现中布线资源紧缺这一难点提出了一种改进的层次化流程.通过考虑子电路在上层电路中的连接关系调整子电路的高宽从而优化布线资源并降低延迟.采用量化分析的方法一次性得到可实现的物理设计,避免了多次迭代尝试浪费的时间.以DSP中大规模多路选择器在SMIC 65nm low leakage工艺下的物理设计为例介绍了本文提出的优化方案,并且对比可得本文提出的方法能减少20%的面积和35%的延迟.

摘要：提出一种新型全数字鉴相器结构.该结构消除了亚稳态影,并通过采用特殊的延迟链结构,大大减少了模块的面积.将此结构应用于一款65nm low leakage工艺下工作频率在100~400MHz的全数字DDR接口模块,总面积4 298μm2,DLL面积2 350μm2.芯片的测试结果验证了设计的准确性,与传统的结构相比本模块面积较小,且由于其全数字电路的特点具有较好的可移植性.

摘要：为了应对大规模设计中逻辑信号级输入激励空间爆炸的问题,针对总线系统提出了一种高层次结构化激励生成算法和相应的功能覆盖率模型.首先将总线系统抽象成通用有向二分图模型,然后建立相应激励的高层次数学模型,由此提出一种通用的层次化输入激励空间等价类划分算法和对应的高层次功能覆盖率模型,最后基于树的搜索提出了2种结构化激励生成算法.上述方案成功应用于IME-Diamond SoC的总线系统的功能验证中,实际结果表明,相比代码覆盖率,高层次功能覆盖率模型的揭示功能Bug能力更强,而且相对于传统的随机生成,结构化的激励生成能够将覆盖率收敛所需的激励数减少96%.

摘要：延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic random access memory,DDR SDRAM)中对时钟信号进行90°相移,实现数据双沿采样,以提高数据传输速率.数控延时线是DLL型90°移相器的重要组成部分.为解决传统数控延时线在延时调节过程中产生毛刺的问题,分析了传统数控延时线产生毛刺的原因,并提出一种结合锁存器和时钟门控单元的无毛刺数控延时线.引入锁存器和时钟门控使该无毛刺数控延时线的数字控制信号有序进行状态切换,达到抑制毛刺产生的目的.另外,将提出的无毛刺数控延时线应用于DLL型90°移相器中,成功消除了90°相移时钟的毛刺.设计采用SMIC 65 nm工艺来实现,供电电压为1.2 V,版图面积为0.018 mm^2,用HSPICE进行仿真,结果表明:该移相器的工作频率范围为217 MHz^1 GHz,工作在1 GHz时,功耗为2.8 mW;供电电压添加100 MHz 30 mV正弦波噪声时,90°相移时钟的抖动峰峰值和均方根值分别为17.77 ps和5.16 ps.而且,移相器在进行工艺、电压、温度(process-voltage-temperature,PVT)跟随调节过程中,输出的90°相移时钟可有效避免毛刺问题.

摘要：针对目前视频解码器实现方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题,提出一种面向多种视频编解码标准的通用视频解码器架构设计方案.采用软硬件协同设计方法,基于可编程同构多核处理器+协处理器的硬件架构,同构多核处理器采用指令级和任务级并行加速,协处理器采用硬件定制单元实现矢量加速,同时利用分布式片上便笺式存储器(Scratchpad Memory,SPM)代替数据Cache实现高效的数据存储系统,以应用广泛的H.264视频标准为验证实例.实验结果表明,基于本文所提架构实现的H.264视频解码器高效可行,平均并行加速比为9.12,相比于传统多核并行解码算法提高了1.31倍.

摘要：随着集成电路特征尺寸逼近物理极限,硅通孔(TSV)实现层间互连的三维集成电路(3D IC)成为延续摩尔定律的一种趋势.但现有集成电路设计工具、工艺库、设计方法尚不成熟,难以实现三维集成中超大尺寸基板芯片的时序收敛问题.为此,本文提出了一种利用现有传统的EDA工具完成基于TSV的3D IC物理设计的流程.首先,用热应力模型将三维硅通孔投影成二维阻挡层,从而将三维集成电路设计转化成若干含阻挡层的二维集成电路分别实现;其次,针对超大尺寸基板芯片的时序收敛困难问题,提出了一种标准单元布局方法,通过在版图中划定若干固定放置区用于限定关键时序单元的摆放,并迭代确定这些关键单元在固定放置区中的位置,实现大尺寸芯片的时序收敛.基于所提出的三维集成电路设计流程完成了一款三维集成的网络路由芯片基板芯片的设计,结果表明,相比传统的设计流程,提出的3D IC物理设计流程可使超大尺寸基板芯片从时序无法收敛优化到可收敛并满足时序要求,验证了所提出的3D IC物理设计流程的可行性.

摘要：深亚微米工艺下超大规模芯片的物理设计面临很多挑战,互连延时和串扰效应成为影响时序收敛的关键因素.文中介绍了一种采用二次综合、区域约束和串扰预防等措施实现渐进式时序收敛的方法.在65纳米工艺下,通过530万门多核DSP芯片设计验证了该方法.实例设计结果表明,这种方法可以有效地解决互连延时和串扰问题,实现复杂芯片的时序收敛.

摘要：为获得可以支持多种码长、具有更高吞吐率的极化码编码器,提出一种32 bit并行级联的多模极化码编码器结构。每时钟周期内更新生成矩阵的32行,进行32 bit并行编码,从而加快编码速度。通过两级编码结构的级联简化编码器结构,以支持64 bit～4 096 bit码长的极化码编码。实验结果表明,在Xilinx XC6VLX240t的FPGA上,该编码器主频为303.82 MHz,吞吐率为9.72 Gb/s,寄存器与查找表资源相比快速傅里叶变换结构分别降低了77.6%与63.3%,在65 nm CMOS工艺下主频可达0.796 GHz,吞吐率可达24.615 Gb/s。