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基于Verilog的FPGA整数分频器设计及仿真: 收藏
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引用; 《新技术新工艺》2015年第4期 40-42页; 作者：张泽刘慧慧田涛梁天泰周英杰北京工业大学机电学院北京100124 北京石油化工学院光机电装备技术北京市重点实验室北京102617 北京化工大学机电工程学院北京100029; 简单介绍了主要的时钟分频方法,提出了FPGA内部PLL分频的局限性,给出了基于Verilog HDL的整数分频方法。编写了Verilog HDL程序,实现了基于FPGA硬件平台的占空比为50%的任意整数分频。结合Quartus开发平台和Modelsim仿真软件验证表明,...; 简单介绍了主要的时钟分频方法,提出了FPGA内部PLL分频的局限性,给出了基于Verilog HDL的整数分频方法。编写了Verilog HDL程序,实现了基于FPGA硬件平台的占空比为50%的任意整数分频。结合Quartus开发平台和Modelsim仿真软件验证表明,该分频方法简单、实用。采用该方法,替换N值可实现任意整数等占空比的分频。; 来源：详细信息评论

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