摘要：针对当前工艺条件下多核处理器存在程序并行性不足的问题,设计了一种采用数据驱动机制、支持函数语言风格编程的多核处理器,包括通用处理器核、数据驱动模块和片内路由器.其中:通用处理器核用于执行常规程序;数据驱动模块用于检测数据的完备性;片内路由器则可提供处理器核之间及簇之间的通信.实验结果表明,所设计的多核处理器能够支持C语言"函数式语言"风格的编程模板.每个C代码段执行纯函数的操作,消除了函数间的共享变量,使得并行编程的复杂度有所降低.同时,所采用的数据驱动机制没有执行顺序的严格限制,充分挖掘了算法潜在的并行性.经测试,数据驱动多核处理器的加速比随着计算资源的增加而增大,从而验证了数据流计算机的加速倍数随处理器数目增加而线性增长的结论.

摘要：浮点三角函数计算是导航系统、三维图像处理、雷达信号预处理等领域的基本运算。本文采用CORDIC算法及全定制集成电路设计方法实现了一种浮点三角函数计算电路,其输出数据兼容IEEE-754单精度浮点数标准。本文首先介绍了CORDIC算法的原理,并根据性能优先的原则采用了流水线结构;然后给出了基于SMIC 0.13μm 1P8M CMOS工艺下的静态电路结构及版图设计。全定制CORDIC运算器的面积为605 284μm2,最长路径延时(SS条件下)为3.013ns。

摘要：首先剖析了结构优化设计至今未能广泛应用的主要原因，提出了一种缩减设计变量数目，提高结构优化设计效率的方法。文中首次给出最优载荷传递路线的概念及其搜索方法，根据最优载荷传递路线首次明确定义了主结构和辅结构，确定了各设计变量的地位，并由此将设计变量分成了三类。最后给出了算例，证明了本文方法的有效性和可靠性。

摘要：针对当前条件下多核处理器遇到的通信瓶颈问题,设计了一种采用数据驱动机制的片内多核通信结构,该结构包括数据驱动模块和片上路由器.数据驱动模块用来进行数据完备性检测;片上路由器则实现处理器核间的通信及"簇"间通信.在Altera公司的CycloneIII开发板上使用NIOS软核构建了多核系统进行了验证.实验结果表明,本设计可以有效的实现多核片内通信,具有很好的可扩展性.

摘要：逻辑功效法延时估算是由Sutherland I E提出的,可以在设计初期快速估算逻辑门和逻辑电路的延时,减小逻辑电路设计的难度。但是,随着深亚微米CMOS工艺的普及,短沟道效应开始影响经典逻辑功效法的正确性。为了提高逻辑功效法估算精度,提出一种考虑速度饱和效应的改进方法,该方法主要分两步:首先,考虑反相器PMOS与NMOS宽之比,精确估算反相器的延时,并归一化;然后,基于反相器的延时和速度饱和的影响,估算逻辑门的延时。仿真模型采用了美国亚利桑那州立大学的PTM 32nm、65nm、90nm和130nm的模型,45nm采用了北卡罗来纳州立大学的FreePDK的模型,结合hspice仿真。经实验数据对比,该方法对与非门延时的估算精度提高约10%。

摘要：针对现有SoC软硬件协同设计方法学模块复用率低、软硬件整合困难,提出了有利于设计团队管理和任务划分的软硬件混成模块化集成思想,并结合国产微处理器给出了SoC三阶段集成方法。给出了具体的设计阶段划分及任务,设计团队知识结构和任务调度的基本方法,以及EDA工具链实例。该集成方法已通过逻辑仿真与物理仿真的验证。

摘要：超标量处理器中的寄存器堆通常采用多端口结构以支持宽发射,这种结构对寄存器堆的速度、功耗和面积提出了很大的挑战。设计了一个64*64bit多端口寄存器堆,该寄存器堆能够在同一个时钟周期内完成8次读操作和4次写操作,通过对传统单端读写结构的存储单元进行改进,提出了电源门控与位线悬空技术相结合的单端读写结构的存储单元,12个读写端口全部采用传输门以加快访问速度。采用PTM 90nm、65nm、45nm和32nm仿真模型,在Hspice上进行仿真,与传统单端读写结构相比较,所提出的方法能够显著提升寄存器堆的性能,其中写1操作延时降低超过32%,总功耗降低超过45%,而且存储单元的稳定性也得到明显改善。

摘要：目前集成电路设计方法学的主要目标已经从如何减少芯片面积转变到如何提高设计效率。片上互连作为基于平台的SoC(片上系统)设计方法学的核心部件越来越受到重视。回顾了PC架构总线的发展历史,认为串行、分层和采用数据协议是此类计算机系统互连发展的方向;分析了现有的两种具有代表性的片上总线,认为简单、灵活、低功耗是片上互连的特点,指出现有片上总线在全局同步时钟、数据吞吐量等方面的问题。最后介绍了片上网络提出的背景、现有成果及发展方向。

摘要：决策树分类方法是解决数据挖掘、模式识别中分类任务的有效方法,然而,在大规模的数据集上运行时,其运行效率受到严重影响。文中选取决策树的代表算法C4.5算法为研究对象,利用算法固有的并行性对其进行优化研究。文中利用MATLAB实现串行的C4.5决策树,并对构成该决策树的子函数进行运行时间分析,从而确定信息增益率计算的复杂性为限制算法速度的关键因素。针对此计算瓶颈,结合决策树算法在子节点分割以及最优分裂属性选择等方面的并行性,纵向划分数据,构建了并行的C4.5决策树,并利用MATLAB并行计算池功能以及SPMD设计实现。对并行后决策树运行时间验证结果表明,将C4.5决策树并行化后,并行决策树的构建时间显著缩短,实现了算法的加速。

摘要：本文基于Altera低成本FPGA设计并实现了一种高速8B/10B编码解码器,编码器和解码器均采用并行流水线设计,可以作为高速串行总线中的编码器和解码器用于保证直流平衡、提高时钟恢复能力等。在Altera公司软件平台QuartusⅡ上进行的综合和仿真结果表明,将该编解码器应用到基于CycloneⅢ设计的高速SERDES中,可获得超过1.25Gbps的单通道数据率,能够满足高速串行通信要求。