摘要：本文针对先进处理器中部件级时钟网络设计面临的时钟网络偏斜难控制、时钟负载重动态功耗大的问题,实现了一种高能效局部时钟网络设计方法,提出了基于考虑负载K-means算法的时钟驱动点位置优化算法TKDLO(Timing driven K-means based Driver Location Optimization),在不影响时序的前提下,实现了局部门控时钟驱动单元的位置优化,降低了时钟网络的偏斜.通过采用不同触发器规模的设计验证,模块级时钟长度可以优化15%以上,时钟偏斜优化30%以上.以访存执行部件的时钟设计为例,本文所提出的局部时钟设计方法,相比于传统CTS的实现方式,在时钟延迟和偏斜方面实现了超过50%的优化,整个设计等效频率提升14%、平均功耗优化28%、最终模块能效提升58.7%;相比于基于触发器聚类的fishbone时钟结构,在15.2%的时钟延迟恶化和5%功耗恶化代价下,使模块的频率提升7.6%,能效优化14.2%.

摘要：正交压控振荡器是高速链路中的一个关键部件.片上集成高质量品质的电感电容等无源器件是影响压控振荡器性能的关键因素.为了兼容传统的数字工艺,采用超深亚微米的数字CMOS工艺进行片上电感电容的集成,并基于此无源器件实现了基于电容耦合的正交压控振荡器,实现中心频率16.12GHz,频率调节范围为10%,1M频偏处的相位噪声为-112dBc,相位误差小于0.39°.

摘要：本文利用Inverse Butterfly网络拓扑结构的自路由特性,并结合分治策略,提出了一种能够硬件高速实现任意比特置的换选路算法.利用该算法能够在O(lg N)条指令内完成N-bit任意静态置换操作,在O(lg2N)条指令内完成N-bit任意动态置换操作.在此基础上,本文构造了一种新型比特置换单元-Permutation Unit based on Inverse Butterfly,IBPU.并将它在SMIC 65nm工艺下进行了逻辑综合,结果表明:与以往研究成果相比,本文提出的IBPU资源消耗降低了约32%,延迟降低了近30%.当完成静态置换操作时,其功能单元所消耗的代价最小,不超过以往设计的60%;当完成动态置换操作时,虽然消耗的代价较大,但其随置换位宽N的增加涨幅较小,因此具有较高的稳定性,其综合性能优势明显.