摘要：RTL代码是用硬件描述语言进行集成电路设计的一种形式。R2G流程由前端设计、后端设计和验证三部分组成,其作用是将RTL代码转换为版图,并对设计结果分析和确认。首先简要介绍了R2G流程概述,并绘出RTL代码、R2G流程、SDC及Floorplan之间的关系图;再从RTL代码与设计约束之间的关系、RTL代码与前端设计的关系、RTL代码与后端设计的关系三个方面概述了RTL代码与R2G流程的内在联系;最后给出只有将RTL代码与R2G流程紧密结合才能得到良好的设计结果。

摘要：本文以N8051为例,介绍了用VerilogHDL硬件描述语言进行自顶向下的设计方法及仿真,并分析了N8051的体系结构。

摘要：目前集成电路的嵌入式技术飞跃发展,各大电路公司的各种MCU层出不穷,花样翻新,以此来满足高性能、低功耗、低成本、高可靠等不同应用领域的需求,因而设计以CPU为核心的MCU也成为了一个非常流行的话题。因为工程师可以从设计过程中学到很多宝贵的经验,如系统规格定义、系统级设计和验证、体系架构、在线调试等。

摘要：为适应大规模集成电路版图设计中大量使用自动布局布线工具的潮流,向后端设计工程师提供有关系统架构布局规划的技术性指导,对基于系统架构的布局规划设计进行简化浅显的研究。从封装要求与性能指标要求两方面着眼,讨论在常规的布局规划设计中需要着重考虑的问题,并针对复杂SoC应用情况下的系统特点,探讨基于系统架构的布局规划设计原则,包括提出IP核的摆放、布线资源的分配等合理性分析,对于时序延迟、布线拥堵等版面设计中常见的问题,也给出了调整与优化的建议。

摘要：近年来,嵌入式微处理器在SoC设计中得到了广泛应用。嵌入式微处理器设计成为一个颇受欢迎的话题,其设计过程主要包括规格定义、指令集、体系架构、总线接口、顶层模块划分、子模块设计和验证、系统整合与调试、系统级验证、FPGA原型验证和软件开发环境等几方面。

摘要：为降低辐射环境中单粒子功能中断(SEFI)对集成电路的影响,在研究单粒子功能中断原理的基础上,开展了DICE触发器抗单粒子功能中断技术研究。在深入分析单粒子功能中断的诱因的基础上,结合DICE触发器电路结构,设计了包含时钟冗余电路、主DICE锁存器、从DICE锁存器、延时滤波电路、相位转换电路的DICE触发器,得到了具有抗单粒子功能中断能力的加固DICE触发器。在仿真电路中,通过增加模拟单粒子效应(SEE)的电流源,仿真验证单粒子干扰(SED)对DICE触发器的影响。仿真结果表明,该加固DICE触发器具有良好的抗单粒子功能中断能力,可以有效抑制单粒子引起的DICE触发器功能中断。

摘要：VerilogHDL是一种很流行的硬件描述语言,不仅用于可综合RTL描述,包括组合逻辑描述和时序逻辑描述,还可用于层次化设计,广泛应用于集成电路设计领域。在使用过程中,为了约束RTL设计工程师的行为,还行成了RTL代码风格。

摘要：从环境设置、约束检查、时钟规划、逻辑综合、布局优化及插入DFT、时钟树综合、CTS后优化、布线及优化、物理验证、参数提取、静态时序分析、功能验证、形式验证和自动测试向量生成等方面,对RTL到GDSII的设计流程进行了简要的叙述。