摘要：通用处理器和专用芯片ASIC的数据处理能力无法满足日益增长的网络带宽和各种复杂网络协议的要求,针对该问题,研究网络处理器的系统结构,讨论网络处理器中数据处理内核的设计实现,提出一种可编程的精简指令集计算机(RISC)处理器微结构,对其进行现场可编程门阵列(FPGA)原型验证,结果证明了该设计方案的有效性。

摘要：介绍一款网络处理器的设计方案,根据该网络处理器体系结构的特点,论述针对数据处理内核的原型验证技术。讨论原型验证平台的结构,在采用多片FPGA进行原型验证时要考虑复位时序、时钟同步等因素,以及原型验证过程。实验结果表明,该原型验证平台有效验证了网络处理器核心部件的设计功能。

摘要：设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求,具有极其规整的布局布线。

摘要：过去数字电子课程设计一直停留在理论设计,没有实际操作环节.为了提高学生的动手动脑能力,我们对数字电子课程设计进行了改革.本文对改革后的数字电子课程设计效果进行了简要评析.

摘要：根据监视跟踪定时器的工作原理,介绍了一种实用看门狗电路的VerilogHDL设计及CPLD实现方法,结构简单、功能完善,可与任何综合库、工艺库以及FPGA/CPLD芯片结合开发出用户需要的门级网表和芯片版图,易于移植。文中还介绍了针对复杂数字系统的FPGA/CPLD开发设计的流程。