摘要：通过称重方法和表面显微结构的观察,较系统地研究了高炉用Si_3N_4结合的SiC质耐火材料在空气、水蒸汽和不同CO/CO_2比的混合气相中的氧化过程,探讨了该材料的氧化动力学。本文针对高炉冷却设备漏水情况而设计的水蒸汽氧化及其模拟高炉冶炼环境而设计的不同CO/CO_2比混合气相中的氧化实验结果,为研究高炉用Si_3N_4结合的SiC质耐火材料的蚀损过程提供了一定的理论依据。

摘要：光刻校正技术已成为超深亚微米下集成电路设计和制造中关键的技术。简要介绍了几种典型的光刻校正技术的基本原理以及在IC设计中使用这些技术需要注意的问题,为可制造性设计提供有价值的指导。

摘要：为了使光刻结果更好地符合版图设计,保证在硅片上制造出的电路在功能上与设计电路一致,提出了一种对掩模进行自动补偿的系统性技术.根据光刻机和光刻胶特性,模拟了实际的光刻过程.校正处理的核心是基于模型的掩模图形优化模块,通过调用光刻模拟器直接对输入待校正的掩模图形进行优化.最后通过对掩模版图的验证,保证校正后的掩模图形满足成像图形的精度要求.应用实例证明,该系统准确实现了版图的精确设计与校正.

摘要：针对亚波长光刻条件下标准单元设计中可能遇到的与物理设计相关的可制造性问题,提出了新的工艺规则和解决方法设计标准单元库。使用分辨率增强技术和光刻模拟仿真,以边缘放置错误值、关键尺寸和版图面积作为评价标准。实例表明,新的工艺规则和方法与生产厂家默认规则相比,在芯片设计初始阶段能够提高产品成品率,有利于缩短设计周期,增强芯片的市场竞争力。基于改进后的0.18μm工艺规则,完成标准单元库的可制造性设计工作,具有良好的应用前景。

摘要：We describe a post resolution-enhancement-technique verification method for use in manufacturing data flow. The goal of the method is to verify whether designs function as intended,or more precisely, whether the printed images are consistent with the design intent. The process modeling is described for the model-based verifi cation method. The performance of the method is demonstrated by experiment.

摘要：为适应地址、读/写数据在不同传输方式下的特性,并保持SoC总线上IP可复用的特点,提出了传输透明的SoC总线低功耗环算法.描述了低功耗传输与总线编码的算法原理,以及在地址线、读/写数据线上的实现结构.在概率模型的基础上进行了分析,低功耗环有效地降低了SoC总线的信号翻转率.通过建立网络终端测试系统,在不同传输方式所占比例不同的情况下进行了测试,结果表明,低功耗环算法达到了降低功耗的目的.

摘要：通过对光刻系统中光学成像系统的模拟,提出了改善光刻分辨率的途径以及基于卷积核的计算光强的方法,并介绍了光学系统的传输交叉系数具体计算过程。建立准确描述由于掩模制造工艺、光刻胶曝光、显影、蚀刻所引起的光学邻近效应和畸变所导致的关键尺寸变化的光刻工艺模型,有助于开发由成品率驱动的版图设计工具,自动地实现深亚微米下半导体制造中先进的掩模设计、验证和检查等任务。

摘要：根据细胞生物学网络课程开发的实践 ,探讨了网络课程的教学设计原则和开发队伍的知识结构。认为应根据各门课自身的学科特点来选择合适的教学理论进行教学设计 ,网络课程开发队伍的知识结构要合理。

摘要：随着芯片集成度的逐渐提高,芯片单位面积所消耗的功耗也越来越大,因此,可靠的电源网络设计和验证已成为芯片设计成败的关键因素之一。在以往,集成电路(IC)设计工程师往往根据经验来设计电源网络,但工艺到0.18μm,这往往会引起芯片功能失效。根据这个问题,本文首先介绍电压降(IR-Drop)和电子迁移率(Electro-migration)现象和对芯片性能的影响;其次,提出一种有效的电源网络设计和验证方法,并在芯片的物理设计初期对电源网络作可靠性估计;最后,经过椭圆曲线加密芯片(ECC&RSA)的流片,表明采用该方法设计的芯片,工作情况良好。

摘要：为了减少基于提升的二维离散小波变换(DWT)VLSI结构设计中的片内存储需求,采用了一种新颖的调度方法,通过读取少量数据进行行滤波操作,并实现和列滤波的并行处理,有效地减少了片内存储容量。此外,行滤波和列滤波变换内部结构采用流水线设计方法,加快了运算速度,提高了硬件资源利用率,减小了电路的规模,并且这种基于提升的9/7离散小波变换二维结构很方便兼容5/3滤波器。经过Verilog HDL仿真验证,结果表明,在50MHz系统时钟下,采用9/7滤波器经3级分解,每秒钟可处理21帧大小为1280×1024×8bit的灰白图像。