摘要：实现中华民族伟大复兴,推动中医药现代化,中西医结合发展已是时代的趋势。思想政治理论课改革创新是新形势、新环境下的必然要求,在增强思政课的思想性、理论性、亲和力和针对性的同时,要立足于“八个统一”大学课程思政改革创新的基本原则,初步为小儿推拿学课程构建思政体系,以“立德树人”为根本目标,实现教育的“守正创新”。此文从课程标准、评价体系、路径探索及元素设计4个方面论证了思政课程体系建设的必要性。在课程设计时要围绕教师团队、教学内容、教学平台、教学方式4大要素进行优化,同时加入爱国教育、职业胜任力及创新意识教育等元素设计,改变既往单一的显性思政教育模式,融入隐性思政建设,使课堂更加生动有趣,激发学生的家国情怀,建立职业自信,提升创新能力。

摘要：步行作为重要的交通行为和积极的生活方式,在城市建设中正逐渐受到关注。由于缺乏在新时代背景下的理论支持与科学指导,传统步行空间规划的技术方法难以完全适应当代城市的发展要求。文章通过分析情景规划方法在步行空间应用的可行性,以满足行人需求为核心目标,以空间设计为关键要素,利用行人仿真手段构建适合步行空间的情景规划设计方法及应用思路,并以重庆市南桥寺片区为例,对五种不同特征的步行情景单元进行建构及分析,针对具体问题提出步行空间优化设计策略,以期为城市步行系统的人性化与精细化设计提供支持。

摘要：随着城市化进程的发展和对建筑物安全性要求的提高,混凝土和钢筋连接的性能逐渐成为建筑结构设计和工程实践的关注焦点。混凝土和钢筋之间的连接是建筑物结构中至关重要的环节,若连接性能出现问题,将给建筑物的安全性带来很大隐患。该研究制作了钢筋混凝土梁试件,并将其分组进行不同加载速率下的三点弯加载测试,分析了不同加载速率对试件黏结应力-滑移曲线和黏结性能的影响,结果表明:随着加载速率增加,试件的黏结应力增大;随着应变率增加,锈蚀钢筋与混凝土的黏结性能增强,其中黏结强度增加了22%,残余黏结强度增加了46%。

摘要：为了适应便携式应用场合卷积神经网络(convolutional neural network,CNN)硬件加速器片上学习功能的需要,文章设计了一种多核并行运算的CNN硬件加速器,利用运算器内嵌缓存结构与运算过程分割和数据复用,减少运算器和存储器之间的数据交互,提高CNN运算的并行度,提升训练和推理过程的效率。该架构包含1组二维运算阵列和激活函数运算模块,以及相应的数据分配器和指令存储器;以1个16单元的CNN加速器设计为例,验证了所设计CNN加速器架构运行多种CNN模型时的性能和运算准确性。实验结果表明,文中提出的加速器架构与Intel9400F CPU相比,最大误差为8.0437×10^(-6),识别精度下降0.63%,运行速度提高7.67倍。

摘要：毕业设计是学生在校期间最后一个重要的实践性教学环节,是学校学习与现场工作间的过渡阶段。在这一阶段,学生与老师直接接触的时间最长,各方面的能力也容易得到最明显、最具体的培养和表现。从笔者长期带毕业设计的实践中体会到:在培养学生以下四种能力方面,教师可发挥很大的作用。①汉语运用能力;②外语阅读能力;③综合运用专业技术知识的能力;④实践动手能力。本文就学生以上能力的培养,谈谈我们的一些做法。

摘要：当前外部存储器的带宽不断提高,文章针对多核片上系统(system-on-a-chip,SoC)工作过程中多个处理器核需要同时访问外部存储器的问题,设计了一种支持片内多运算单元并行访问同一外部存储器的接口结构。该并行访存控制器利用外部存储器与单个运算单元间的带宽差异实现并行访存,针对任务访存特点,采用多种并行访存方式,使用两级仲裁结构对任务进行仲裁。经测试,在使用DDR3作为外部存储器时,满载情况下,该并行访存控制器对外部存储器的平均带宽利用率最高能够达到84.738%,实际任务执行过程中平均带宽利用率最高能够达到54.653%。

摘要：片上网络(network-on-chip,NoC)的性能是制约多核系统整体性能的关键部件,随着网络规模和密度的增长,已有的分布式NoC的无约束链路重建行为会导致严重的网络性能下降。针对上述问题,文章在既有NoC协议基础上,提出一种新型链路管理机制,新机制以源端和目的端的状态作为链路重建的充分条件,减少了目的端无效导致的链路重建对网络性能的影响。新规则包括Keep-alive协议和状态追踪2个方面。前者利用已知两端的当前状态,决定已有链路的生命周期,提高了整机对实时性任务的响应速度;后者解决了目的端无效时源端盲目重建链路的情况,减少目的端无效导致的链路重建对网络的影响,从而提高了NoC的效率,减少了平均延迟。实验结果表明新机制下最高可提升13%的网络传输效率。

摘要：大维度矩阵乘法常采用子矩阵分块法实现,子矩阵的最大规模决定了整个矩阵乘法执行速度。针对经典脉动结构直接处理的矩阵规模受IO带宽限制严重的问题,提出了一种极低IO带宽需求的大维度矩阵链式乘法器结构,并完成了硬件设计实现与性能验证工作。主要工作如下:(1)优化了矩阵乘法的数据组织,实现输入矩阵规模与IO带宽无关,能够最大限度地利用器件内部逻辑和存储资源;(2)根据优化后数据组织形式设计了链式乘法器硬件,实现源数据计算和传输重叠操作;(3)增强乘法器对矩阵规模的适应性,所设计的链式乘法器可实时配置为多条独立链,并行多组运算;(4)在Xilinx C7V2000T FPGA芯片上完成不同种规模的链式乘法器硬件实现和性能测试工作,在该芯片上本文提出的链式乘法器最多支持800个运算单元,是经典脉动结构规模的8倍;在相同运算器个数下,本文提出的链式乘法器只使用经典脉动结构运算1/8的IO带宽即获得相等性能。