摘要：设计了可兼容SHA-1、SHA-224、SHA-256三种算法的IP核.在深入研究算法,对三种算法进行改进和重新设计,加快了运算速度、提高了运算核性能.体现出节省面积,资源优化,移植性好,满足使用不同密码算法用户多层级安全要求和集成度优化的优势.已在多款SOC芯片中作为数字签名的IP核使用,支持双复位、中断以及低功耗模式,运算支持中途读写操作.

摘要：基于斩波运算放大器的曲率补偿CMOS带隙电压基准源电路,采用了折叠式的一阶放大器,较二阶结构线路简单,功耗低,版图面积小,并能很好地满足增益要求.采用二阶电流补偿进行曲率补偿,使带隙电压基准源能达到更好的温度系数,且系统稳定.应用0.5μm CMOS Spice模型进行了运算放大器和带隙电压基准源的电路仿真,输出电压为1.17V,在-20℃至120℃温度下,温度系数为4.7ppm/℃.该基准电压可根据工艺和内部电阻元件选取的不同获得不同电压值,其温度范围能够满足实际工作环境的需要.

摘要：通过介绍C++语言配合VerilogHDL来进行数字逻辑设计的模式,提出了一种由C++到Verilog来实现逻辑设计的崭新方法此方法从系统设计(虚拟机)入手,用C++来搭建所需要的系统模型,再由Verilog与C++的一致性转化,将软件设计精确地转化到硬件级上,使得逻辑设计向上可进行软硬件的联合仿真,向下能够实现物理级延伸通过该方法可有效地避免SOC设计中从系统到物理实现在转化过程中产生的逻辑不一致在简叙C++的语言特性后,将Verilog与C++进行了对比分析,给出了两种语言之间进行转化设计的实现方式结合数字信号处理器的设计,对此方法进行了设计应用,最终通过比对C++与Verilog两者的仿真数据文件。

摘要：为了防止芯片过热,提高芯片可靠性和稳定性,采用0.5μm CMOS工艺,设计了一种具有迟滞比较器的过热保护电路。由于采用了折叠式运放,使得比较器输入范围更大,灵敏度和迟滞性能更好。利用Cadence Spectre仿真工具对电路进行了仿真,结果表明电源电压为4.5～7 V时,过温保护阈值变化量极小,表现出输出信号对电源的良好抑制。当温度超过130℃时,输出信号翻转,芯片停止工作;温度降低至90℃时,芯片恢复工作。此电路可以通过调整特定管子的尺寸而控制两个阈值电压的大小,从而避免热振荡的发生。

摘要：分析了国内外智能卡应用中CRC校验方法的异同,深入研究了智能卡标准及CRC生成多项式,并把CRC的两种计算类型融合在一起,结合智能卡标准中CRC校验的特点提出了一种新的CRC计算模块的硬件实现方法.根据此方法完成了一种CRC计算模块的硬件设计,对设计进行了RTL仿真验证,通过了FPGA验证,并实施了投片.该芯片已经通过流片测试,结果表明模块功能和性能达到设计指标,性能良好.

摘要：设计了一种具有上电启动功能的差分环形压控振荡器(VCO),该电路可作为时钟产生模块应用于SoC中的高速锁相环(PLL)。该VCO采用全差分延迟结构,可更好地抑制来自电源的共模噪声。增加了使控制电压变化可控的上电启动电路,便于控制PLL中环路开启次序,缩短PLL锁定时间,为延迟单元提供适当的初始偏置和起振条件。基于GF 28 nm标准CMOS工艺进行电路设计、仿真和版图设计。仿真结果表明,该VCO具有良好的起振可靠性和稳定性,输出频率调谐范围为0.65~3.9 GHz。在1 V电源电压、1.625 GHz中心频率时,相位噪声为-80.44 dBc/Hz@1 MHz,功耗为6.6 mW。应用该VCO的PLL的测试结果表明,锁定时间为1.6μs,频率调谐范围和锁定时间均优于对比文献。

摘要：提出一种占空比可调的高速电平转换电路,能够将频率高达1.33 GHz的低电压域信号提升至高电压域输出。在传统电平转换电路的基础上,增加了占空比调节电路,使得电路工作在不同I/O域时,通过调整接入的PMOS管数量来间接调整控制管的宽长比,进而实现占空比可调。增加了快速响应电路,引入首尾相接的反相器组,通过正反馈功能,加速实现电平转换。基于Global Foundry 14 nm CMOS工艺进行电路设计,采用SPECTRE软件进行仿真。仿真结果表明,该电路能够实现从0.9 V核心电压到2.5 V I/O电压的稳定转换,传播延时为225 ps,占空比为49.63%。当高电压域电压变换为1.8 V后,通过占空比调节电路,使占空比仍可保持在50%左右。

摘要：将交互式微课引入电路原理课程的教学之中,解决电路原理课程理论多、知识点分散繁杂等问题,建立以问题为导向、以关键学习节点为支撑的个性化微课体系。此外,融入STEM理念,在微课的设计及教学讲授过程中强调多学科交叉及知识拓展,结合形成性评价结果对设计方案进行及时调整,培养学生的创新思维和解决实际问题的能力,培育新工科工程技术人才。