摘要：目的　克隆神经元信号传导蛋白质 14 3 3ζ编码基因 ,以研究其在人神经退行性病变中的诊断价值、细胞信号传导过程中的作用及对细胞分裂、细胞凋亡的影响。方法　提取人脑胶质瘤细胞总mRNA ,以其为模板逆转录合成cD NA第一链 ,设计合成引物 ,用PCR扩增 14 3 3ζ基因编码序列 ,将其插入 pGEM T载体 ,并用双酶切和以质粒为模板的PCR进行鉴定。结果　RT PCR扩增出一条约 75 0bp大小的特异性条带 ,重组质粒的双酶切和以质粒为模板的PCR获得了一条与RT PCR大小相同的条带。经DNA测序证明所克隆的DNA片段与GenBank收录序列一致。结论　信号传导蛋白质 14 3 3ζ重组 pGEM T克隆载体的成功构建 ,为进一步研究提供了条件。

摘要：目的探讨6σ质量标准在凝血实验性能评价及质控方案设计中的应用。方法统计与检验前、后及全程质量指标相关的“标本合格情况”临床危急值通知情况”报告时间”“临床／患者抱怨、投诉情况“标本漏检、误检情况”，计算各指标的每百万缺陷率（DPM），并转化成σ值。用“标本合格情况”σ值评价检验前阶段的质量性能，用“临床危急值通知情况”和“报告时间”σ值评价检验后阶段的质量性能，用“临床／患者抱怨、投诉情况”和“标本漏检、误检情况”σ值评价检验全程的质量性能。根据检验项目的不准确度（bias）、不精密度（CV）以及临床允许总误差（TEa），利用公式σ值=｜TEa—bias｜／CV，计算A值，评价检验过程中性能；根据Westgard等对σ值的说明，制定适合于各项目的质控方案，对于σ值〈6的项目，根据公式QGI—bias／1．5CV计算质量目标指数（QGI），找出性能不佳的原因，并确立性能改进的方向。结果“标本合格情况”“临床危急值通知情况”“报告时间”“临床／患者抱怨、投诉情况”“标本漏检、误检情况”的σ值分别为3．6，5．0，3．8，4．2，5．5；PT，APTT和Fib中APTT检测性能达到6σ，PT和Fib的σ值都在4左右，QGI低于0．8，方法精密度超出允许范围，需要优先改进精密度。结论6σ质量标准能对实验室检测全过程各个环节的性能作出全面评价，并对质控规则的选择和性能改进方向的确立具有指导意义。

摘要：目前Intel、AMD、IBM等国际著名厂商均将其集成电路生产工艺全面转入65nm制程,对于以高性能为目标的高端芯片设计,受到了来自成本、设计与测试复杂性等方面的诸多挑战．文中主要论述了其中两个重要而具体的挑战:高功耗和日益显著的工艺参数变化(process variation)．首先分析了纳米工艺下芯片功耗的组成、高功耗的诸多危害和目前主要的低功耗设计方法;然后分析了工艺参数变化的组成,较大工艺参数变化对电路设计的影响以及电路性能分析、功耗分析和低功耗设计的统计式算法;最后结合笔者的研究工作,简单地对下一代集成电路设计的相关研究热点进行预测．

摘要：一抢滩地市级市场,成为众多省级报纸的不二选择。其方式多种多样:一是纷纷在地市设立记者站、工作站,千方百计地扩大在地市的发行量,扩大线索源,提高影响力;

摘要：随着IC工艺进入纳米工艺时代,集成度与工作频率的增加,伴随性能提高的是不断增加的芯片功耗.高功耗的直接后果是产生了高供电电流和高功耗密度,而过大的供电电流降低了供电网络的供电电压;过大的功耗密度升高了内核温度,反过来又会增加电路时延,降低芯片的性能.所以在芯片设计中,必须对芯片功耗、供电网络、3D热分析进行快速而精确的电热分析;同时,漏电流功耗随工作温度升高而明显增加所造成的电热耦合效应,以及纳米工艺所带来的较大工艺参数变化,都提高了电热分析的难度.文中给出了电热参量(功耗、供电电压和内核温度)分析的重要性与研究现状,展望了纳米工艺下日益显著的工艺参数变化对电热分析所带来的挑战.

摘要：随着人工智能(AI)技术在防考试作弊中应用的日益增多,使用AI技术对考生考试行为和教师监考行为等考场活动进行自动监测,构建智慧考场成为一个颇具实用前景的研究方向。在现有标准化考场基础上,近期仅需增加一个基于AI智能考场行为分析的全软件子系统,即可实现智慧考场系统的考场视频验收、标准化考场的辅助监考、全自动远程考场等功能;要实现无人监考的全自动标准化考场目标,则需再配置考务机器人。构建智慧考场的关键技术包括考场行为高效实时监测、高清监考视频实时传输、计算资源低成本供给和考务机器人。

摘要：随着集成电路工艺进入纳米时代,在集成电路设计约束重要性方面,功耗已成为与性能等量齐观的设计约束.由于缺少有效的晶体管级时延模拟器,所以现有的低功耗设计技术均为逻辑门级功耗优化方法.受惠于更低的优化颗粒度,晶体管级优化方法具有比逻辑门级方法更强的静态功耗优化能力,因此针对高静态功耗的纳米工艺芯片,开展晶体管级优化方法的研究具有非常重要的意义.基于晶体管级VLSI模拟器,提出了一种新的晶体管级优化方法用于进一步降低静态功耗,它由两个算法步骤构成:先用聚团策略(clustering)在逻辑门空间来提高优化算法的效率,再用粒度较小的晶体管空间优化算法来提高功耗的优化效果.实验证明所提方法具有以下优点:1)该方法适用范围较广,可以分析和优化各种电路.这些电路中,每个晶体管都可以有不同的阈值电压VT0、沟道宽度W和沟道长度L.2)该方法的功耗优化效果较好.在晶体管级W+VT0+L的功耗优化实验中,该方法在不降低动态功耗优化效果的前提(动态功耗平均仅增加0.02%)下,在合理的运行时间(优化C7552仅用856.4s)内,在晶体管级对逻辑门级优化结果进行进一步优化,使静态功耗得到进一步降低,平均降低22.85%,最大降低43%.

摘要：提出了一种新的晶体管级时延模拟方法,为了保证模拟的精度,综合考虑了存在于短沟道晶体管中的短路电流、输入/输出耦合电容和载流子速度饱和等效应对MOSFET晶体管沟道电流的影响,针对经典的ALPHA沟道电流分析模型(Alpha-Power-Law)进行了改良,以达到精确计算沟道电流的目的·该方法通过改良的节点分析方程(MNA)计算逻辑门的输出波形,以获得逻辑门的时间延迟和跳变时间·所开发的晶体管级时延模拟器性能优越,当逻辑门中某一晶体管的一个参数(如沟道长度、宽度或阈值电压VT0)改变后,模拟器可以快速地计算出新的逻辑门输出波形·基于BSIM370nm工艺模型,采用HSPICE软件的模拟结果来验证该方法的效率与精确性·实验结果表明:该方法模拟效率高,模拟一个逻辑门平均仅需1·0ms;模拟精度高,在所有测试电路时延模拟结果中,最大误差仅为5·04%,平均误差为2·68%·

摘要：供电电压直接决定芯片性能,在IC设计的各个阶段考虑供电电压约束具有重要的意义.受制于电源线/地线(P/G)网络分析的高复杂性,尽管供电电压已成为布图规划设计中的一个设计约束,但目前在布局设计中还未考虑供电电压约束.有别于ICCG,SOR等经典的全局分析算法,提出了一种局部的连续过松弛方法(SORPECO),并在ECO布局过程中对P/G网电压约束进行高效的分析.基于前一个布局的P/G网电压分布,针对ECO试探布局中某些轻微设计变动,SORPECO只需对这些设计变动的局部变化周边区域进行松弛,以更新P/G网电压分布.受益于P/G网络分析的局部性,SORPECO拥有局部、高效和高精度等优点.实验结果表明,与通常用于布图规划的传统高效的ICCG算法相比,SORPECO不仅精度损耗几乎可以忽略(最大误差<0.062%),而且可以加速2个数量级.

摘要：过大的峰值功耗会使芯片承受过大的瞬间电流冲击 ,降低芯片的可靠性及性能 ,因此有效地对电路最大功耗做出精确的估计非常重要 .由于在实际电路中存在时间延迟 ,而考虑延时的电路功耗模型计算量较大 ,因此用模拟方法求取电路最大功耗非常耗时 .为了在尽可能短的时间内对 VL SI电路的最大功耗做出较为可信的估计 ,首次提出了二阶段模拟加速方法 .对 ISCAS85电路集的实验结果表明 。