摘要：面向高速串行接口应用,设计一款低噪声、快速锁定的高性能锁相环电路,作为5 Gbit·s^(-1)数据率的SerDes发射芯片的时钟源。该设计通过锁存RESET方式增加延迟时间,以减小鉴频鉴相器的死区效应,降低锁相环整体电路的杂散;其压控振荡器采用4 bit二进制开关电容的方法,将输出频率划分为16个子频带,以获得较大的输出频率范围,同时又不增加压控振荡器的增益;在SMIC 55 nm工艺下完成锁相环电路版图设计,核心芯片面积为0.54 mm^(2)。后仿真结果表明:输出频率覆盖4.6~5.6 GHz,1 MHz频偏处的相位噪声在-110 dBc·Hz^(-1)附近。测试结果显示,RMS抖动和峰峰值抖动分别为2.87 ps和13.4 ps,整体电路功耗为37 mW。

摘要：面向高速串行接口应用,设计了一款25 Gibit/s的大摆幅电压模逻辑发送器。输出驱动器由3个相同的子驱动器并联而成,且每个子驱动器都包含依据二进制权重递增的5个驱动单元,从而实现32种不同的去加重控制。为了得到优化的均衡方案,且消除码间串扰的影响,提出了一种基于脉冲响应的后均衡分析策略。同时采用自偏置稳压器稳定电源电压,以提高发送器的信号完整性。发送器基于TSMC 40 nm工艺仿真,版图面积为132μm×53μm。后仿真结果表明,发送器工作在25 Gibit/s时,差分输出眼图高达1.2 V,抖动为2.55 ps,功耗为16.2 mW。