摘要：本文设计了一款适用于高速多通道模数转换器的串行输出接口,包括扰码、并串转换、DLL与CML等模块,实现了3∶1并转串输出.相比于传统串行扰码发生器的结构,本文提出了一种新的并行扰码发生器设计方法,能缩短关键路径的延时.同时,文中还对串行输出接口进行了设计优化,降低了温度、电压波动带来的影响,面积、功耗等性能均有提升.串行输出接口采用65nm CMOS工艺设计,数字模块电路(扰码发生器、并串转换电路、DLL)的版图面积为72μm×97μm,CML输出电路的版图面积为85μm×53μm.版图后仿真显示单通道总功耗11.5mW,在不同输入相位下均能实现并行1.33Gb/s×3bits到串行4Gb/s×1bit的并串转换,满足模数转换器对输出接口的要求.

摘要：对模数转换器中的传统开关电路的导通电阻进行了详细的理论分析,提出了一种互补型栅压自举开关电路。该电路结构相比于传统开关,通过少量的功耗代价换取了更优的频域性能,在不同工艺角下具有更好的鲁棒性,适用于先进工艺下的低电压工作环境。互补型栅压自举开关电路采用28 nm工艺设计,在1 V的电源电压下,对800 f F的负载电容进行速率为800 MS/s的采样,在低频输入下(181.25 MHz)实现的无杂散动态范围(SFDR)为89 d B,四倍奈奎斯特输入频率下(1 556 MHz)实现的SFDR为65 d B,开关电路面积为80μm×20μm。