摘要：随着集成电路技术的迅速发展 ,集成电路已进入系统级芯片 (So C)设计时代 .So C芯片的集成度越来越高 ,单芯片上的集成度和操作频率越来越高 ,投放市场的时间要求越来越短 .为了实现这样的 So C芯片 ,设计者越来越依赖于 IP模块的重用 .So C复杂性的提高和 IP模块的多样化 ,So C芯片中多个厂商不同 IP模块的使用 ,导致了 IP模块可重用的许多问题 .IP模块和片上总线 ,以及 EDA工具接口的标准化 ,是解决 IP模块标准化的很好途径 ;另一方面 ,So C芯片设计的复杂性和嵌入软件所占比重的增加 ,要求更高层次的系统抽象和软硬件的协同设计 ,使用更流行的设计语言进行系统的硬件设计和更有效的系统设计方法 .描述了 So C芯片设计中的 IP模块可重用技术以及所存在的问题 ,介绍了 So C IP模块和片上总线结构的标准化 ,讨论了基于 C/C++扩展类库的系统级描述语言和基于平台的 So

摘要：针对基于龙芯SoC的并行可重构计算系统存在数据通信性能瓶颈的问题，介绍了一种基于龙芯SoC的控制流与数据流分离的可重构计算集群系统，提出了一种用于可重构计算的数据流／控制流分离的软硬件划分方法，同时基于该划分方法提出了一种双网络互联的集群结构，用于可重构计算系统的并行扩展。在网络互联的实现上，利用了硬件实现网络协议栈的思想，设计并实现了一种点对点的高速互联网络结构，实现了数据网络和控制网络传输通路的分离。

摘要：对非2次幂长度的海量数据FFT处理器设计,采用补零技术会造成巨大硬件资源的浪费,且影响算法性能.提出了一种适合于硬件实现,可处理数据长度为q×2m的FFT算法(q为非2质数)以及基于此算法的FFT处理器设计方法.提出的操作数地址映射方法充分利用了算法的同址特性,使得在最少的存储空间需求下,达到最大的数据并行性;设计的混合运算单元有效地统一了混合基和q点DFT运算,减少了运算部件的资源占用率,使得多个运算单元的并行成为可能.仿真结果表明,计算16位20480点DFT运算需要7181个时钟周期,系统频率达到了105MHz.不仅有效地扩展了FFT处理器的数据处理范围,同时满足SAR等实时系统对处理速度的要求.

摘要：在FPGA内部使用各种IP软核搭建了完整的嵌入式系统,实现了用三个MicroBlazeCPU软核进行表决的三模冗余容错方案。同时对μC/OS-II操作系统以及应用程序进行改进,在程序的内部加入了错误检测和校正(EDAC)、函数堆栈保护等容错功能。通过实验证明,该系统减小了器件本身和内存模块受到的SEU(SingleEventUpset)影响。

摘要：在一些恶劣环境中运行的嵌入式系统,其内存模块很容易受到SEU效果的影响。讨论了一种基于uC/OS-Ⅱ操作系统的软件容错方案设计和实现。通过加入错误检测和校正(EDAC)、函数堆栈保护以及增强的异常处理程序等容错功能,减小了内存受到的SEU影响,提高了系统的可靠性。

摘要：FPGA极大地提高了电子系统设计的灵活性和通用性,被广泛地应用在各个领域。在空间环境中,FPGA容易受到SEU的影响而导致内部逻辑的紊乱,系统重构与故障恢复也比较困难。该文提出了一种在星载环境下,使用CPLD对FPGA进行基于错误诊断的容错体系结构设计,兼顾到了系统重构与故障恢复,在实验中取得了较好的效果。

摘要：影响DSP系统性能的因素主要有DSP处理器的体系结构、存储器系统、外设接口等硬件技术和程序优化等软件技术，其中软件的优化设计在DSP性能优化中起着越来越重要的作用。文章简要介绍了常见DSP系统的体系结构和存储器组织方法，并通过实例说明了对VLIW DSP系统进行软件优化的几种技术。