摘要：随着现代高性能通用处理器结构的不断发展,处理器的性能分析已经变得越来越困难.基于大工作负载和单纯依靠模拟器的性能分析方法复杂度高,且难以直观地反映微体系结构特征.本文针对超标量处理器的特点,提出一种新的处理器性能分析方法,具体包括:设计一个微基准程序集Godson-Microbench,并提出相应的理想性能上限计算公式.这种方法扩充了过去基于约束的性能分析方法,可以更加完整地评估流水线性能并有效地发现性能瓶颈.本文使用这种方法分析比较了龙芯2号处理器和Alpha21264处理器,并依此改进了龙芯2号的结构,使得微基准程序的平均性能提高了13.8%,SPEC程序集的IPC提高了28.8%.本文提出的性能分析方法在龙芯2号的结构优化工作中发挥了重要作用.

摘要：多核环境下的Cache设计技术受到线延时和应用等多方面因素影响,私有和共享方案都存在各自的不足.提出了一种异构的CMP Cache结构,采用两类具有不同Cache层次的结点组成多核芯片,设计了基于间接索引的Cache容量复用等技术,提供了容量有效且访问迅速的片上存储层次.在全系统环境下对SPEC CPU2000,SPLASH2等程序的评测结果表明,异构CMP Cache结构能够适应各类应用的需要,对单进程和多线程应用平均性能提高分别可达16%和9%.异构CMP Cache同时具有硬件设计简单的特点,具有较好的工程可实现性,其设计思想将应用在未来的龙芯多核处理器设计中.

摘要：由于在实际生产和工作过程中受到多种复杂因素的影响,集成电路的关键路径会发生不确定的变化.这导致时序分析结果出现较大偏差,芯片的硅前-硅后一致性难以保证.为此,提出一种具备关键路径检测功能的脉冲触发器电路.该电路复用功能模式下的冗余锁存器作为影子锁存器,并在其数据输入端插入额外的传播延迟,使2个锁存器具有不同的建立时间裕量;再通过比较2个锁存器的采样值差异实现关键路径检测功能.HSPICE仿真结果表明,该电路实现了脉冲触发器的基本功能并且能够有效地检测出关键路径;与其他几种设计相比,该电路的面积开销较小且具备显著的功耗优化手段.最后,给出该电路的集成使用流程,使之应用到物理设计中.

摘要：随着片上晶体管资源的增多和互连线延迟的加大,分片式多核微处理器已成为多核处理器设计的新方向.为了对这种新型处理器进行体系结构的深入研究和设计空间的探索,设计并实现了针对分片式多核处理器的用户级多核性能模拟器.该多核模拟器在龙芯2号单处理器核的基础上,完整地模拟了基于目录的Cache一致性协议和存储转发式片上互联网络的结构模型,详细地刻画了由于系统乱序处理各种请求应答和请求之间的冲突而造成的时序特性,可以通过运行各种串行或并行的工作负载对多核处理器的各种重要性能指标加以评估,为多核处理器的结构设计提供了快速、灵活、高效的研究平台.

摘要：针对星载等功耗受限平台下遥感影像目标检测存在的高准确率、低功耗以及高吞吐量等要求,本文提出了一种面向目标检测的现场可编程门阵列(FPGA)卷积神经网络(CNN)优化方法。采用数据流调度技术以及基于乘法矩阵与前向加法链的卷积计算阵列设计对浮点卷积神经网络模型进行加速。利用该方法在FPGA开发板上实现了浮点卷积目标检测网络,在应用中达到了与原模型一致的准确率,平均准确率为97.59%,吞吐量达到了Titan X的22倍。与同类的FPGA加速浮点卷积方法对比,该方法的吞吐量以及能效比达到了最优。实验数据表明,该方案突破了浮点卷积加速的线速吞吐难点,解决了应用中存在的功耗、准确率以及吞吐量三者制衡的问题。

摘要：如何有效地利用处理器消耗的能量而得到尽可能高的性能成为了目前体系结构研究的热点,在研究中,结构级的功耗评估工具无疑具有重要的作用.在现有的结构级功耗模拟器中,往往只考虑了动态电路以及全定制实现方法下的功耗刻画,而忽略了以静态电路和标准单元设计为主的ASIC设计方法对处理器功耗带来的影响.由此,结合一款高性能、低功耗通用处理器——龙芯2号的具体实现,对其设计特点和功耗特性进行分析,实现了以龙芯2号处理器为基本研究对象的结构级功耗评估方法.该评估方法充分考虑了CMOS静态电路的结构级功耗刻画方法,因此更加适合目前以ASIC设计方法为主的高性能处理器结构的功耗评估.该结构级功耗评估方法与RTL级的功耗评估方法相比,具有速度快和灵活性好的优点.在2.4GHz的IntelXeon上,该功耗评估方法的速度约为300K/s,是RTL级的评估方法的5000倍,而且误差很小.

摘要：片上多处理器中二级cache的设计面临着延迟和容量不能同时满足的矛盾,私有结构有较小的命中延迟但是减少了cache的有效容量,共享结构能增加cache的有效容量但是有较长的命中延迟.提出了一种适用于CMP的cache结构——延迟和容量权衡的cache结构(TCLC).该结构是一种混合私有结构和共享结构的设计,核心思想是动态识别cache块的共享类型,根据不同共享类型分别对其进行优化,对私有cache块采用迁移的优化策略,对共享只读cache块采用复制的优化策略,对共享读写cache块采用中心放置的优化策略,以期达到访问延迟接近私有结构,有效容量接近共享结构的目的,从而缓解线延迟的影响,减少平均内存访问延迟.全系统模拟的实验结果表明,采用TCLC结构,相对于私有结构性能平均提高13.7%,相对于共享结构性能平均提高12%.

摘要：研究了芯片设计和制造过程中的硬件木马植入方法和检测技术,考虑到现有的检测方法存在木马激活时间较长或面积开销较大的问题,提出一种可调节跳变概率的加速硬件木马检测方法。该方法根据电路拓扑结构,采用权值替换策略动态选择插入实现跳变概率调节的二路选择器的顺序,提高电路中稀有节点的跳变概率,降低木马激活时间,加速硬件木马检测,优化了面积开销。在ISCAS’89基准电路的实验结果表明,同现有的加速木马检测方法相比,本文方法的面积开销节省了44.1%~68.9%,稀有节点的平均跳变概率提高了19.0%~49.1%,且电路规模越大,效果越明显。

摘要：现代高性能通用处理器的设计越来越复杂,模拟器在处理器设计中所起的作用越来越大.龙芯2号是中国科学院计算技术研究所研制的高性能通用处理器.最早开发的龙芯2号的模拟器ICT-Godson是信号级模拟器,它模拟了处理器的所有细节,十分准确,但速度和灵活性有较大限制.文章基于SimpleScalar工具集,设计并实现了龙芯2号的模拟器***-Godson具有高速度和高灵活性的优点,且准确性也很高.在3.0GHz的Pentium4微机上,Sim-Godson速度约为500K指令/s.大部份测试程序在Sim-Godson上的IPC(Instruction PerCycle)与ICT-Godson相差不到5%,达到了很高的准确性.Sim-Godson在龙芯2号的性能分析工作中发挥了重要作用.

摘要：通过分析计算机系统网络数据处理相关程序的访存行为、局部性特点和系统交互等问题,指出在高速网络环境下传统处理器网络子系统设计存在很大缺陷,并进一步提出一种基于软硬件协同设计的优化方案.该方案具体包括改进的直接缓存访问技术、关键程序的cache锁策略和相应系统互连结构及一致性协议等.实验表明,与传统方案相比,基于该方案的网络TCP传输带宽提高约48%,极限情况下UDP丢包率下降40%,传输延时降低超过10%.网络测试程序在与SPEC2000测试程序并发执行情况下,网络数据带宽提高约44%.此外还讨论了该优化方案与其他网络优化技术共同使用的基本原则和相应策略.