摘要：对近年来发展起来的ＣＭＯＳ（互补型金属－氧化物－半导体）集成电路的各种低功耗设计方法进行了分析和比较。阐述了在电路级、逻辑级、寄存器传输级以及行为级。算法级和系统级等不同层次上的功耗优化的理论和方法，并且对在各个层次上功耗优化所能达到的功耗改善的极限以及可改进的潜力作了进一步的探讨。

摘要：ＣＭＯＳ集成电路随着规模和速度的迅速提高以及在便携式电子产品中的广泛应用，电路功耗已成为人们关注的关键问题。本文重点叙述了降低ＣＭＯＳ电路功耗的主要途径和低功耗设计技巧。

摘要：基于信息熵的复杂度分析方法是在VLSI设计流程的高层次抽象阶段对组合逻辑电路功耗和面积进行分析估计的可行方法之一 .本文通过提出新的利用翻转信息熵进行电路实现面积和功耗估计的理论方法 ,改善了面积和功耗估计精度 .大量基于随机电路和BENCHMARK电路的实验结果表明 ,上述方法能够使面积和功耗估计的相对误差分别降低 2 4 3% (从 12 74 %到 9 6 5 % )和 15 4 % (从 13 6 7%到 11 5 7% ) .

摘要：段高速缓存器加载是微处理器保护方式下多任务调度、虚拟段式存储器管理及指令集使用频度较高的部分。文中探讨了段高速缓存器加载的数据结构和定义 ,给出了保护方式下段高速缓存器加载算法 ,提出了用于段高速缓存器加载的保护测试单元的细胞群结构。最后 ,用 EDA工具SYNOPSYS对段高速缓存器加载算法的微程序和段高速缓存器加载的保护测试单元 RTL级的 VHDL描述进行了综合与仿真 。

摘要：介绍了一个与 Motorola68HC0 5指令兼容的 8位 CPU核的设计 ,分析了系统结构和工作原理以及设计构思 ,最后简要介绍了一个用 VHDL语言实现的通用仿真验证软件。

摘要：文章介绍了一种与ＭＯＴＯＲＯＬＡ公司的６８ＨＣ０５系列兼容的微处理器的设计，对其结构进行了划分，并对每一部分具体性能和结构作简单介绍，最后叙述了具体的物理实现以及芯片的物理性能。

摘要：随着集成电路特征线宽的不断缩小以及相应的电路密度和工作频率的增加，功耗已经成为超大规模集成电路设计中除面积和延时外另一个需要重点考虑的问题。在电路设计阶段可以通过调整晶体管尺寸（ｒｅｓｉｚｉｎｇ）改善电路的延时及功耗参数。原先的方法仅是对各个晶体管单独进行调整，只能达到局部极小。因此采用了一种基于关键路径的全局ｒｅｓｉｚｉｎｇ方法，通过同时调整关键路径上的多个单元尺寸，进一步改善了电路的延时功耗积。另外，通过在节点权重中引入延时、面积和功耗参数，在ｒｅｓｉｚｉｎｇ过程中实现了电路各项性能之间的折衷。将此算法集成到ＳＩＳ电路设计环境中，对一些Ｂｅｎｃｈｍａｒｋ电路的实验结果表明，此方法具有一定的优化效果。

摘要：介绍了一种可直接执行 Java字节码的嵌入式微处理器体系结构。该处理器核实现了Java卡虚拟机 (JCVM)指令集。类 RISC的流水线显著加快了指令的执行速度。文中对堆栈类型指令间的数据相关问题提出了一种新的解决办法。

摘要：SMPGA是FPGA的一种硬线化设计，是FPGA的最佳低成本替代品。本文在简介SMPGA基本原理的基础上介绍了一种实现FPGA向SMPGA转换的开发系统．利用本系统可以迅速方便地完成由FPGA向SMPGA的转换。

摘要：　综合的32位乘加器需采用5段流水线才能满足CPU的设计指标,但这样会造成与CPU指令流水线不匹配,带来了控制复杂化。为解决这个问题,采用互补传输门逻辑(CPL)设计了用于32位CPU的高速乘加器,使其流水线段数从原来的5段缩减为与CPU指令流水线相匹配的3段,简化了控制、降低了功耗、节省了面积。