摘要：提出了一种应用于CMOS图像传感器中的低功耗线性步进数字可编程增益放大器(DPGA).通过结合运放共享技术与动态偏置技术,使用单个运放实现两级流水线型DPGA的增益控制,其运放偏置电流受输出摆动幅度的控制,并且增益带宽积需求也根据两级共享的要求进行了优化,从而在电路结构和电路设计两方面降低了整体功耗.采用Chartered 1P6,M 0.18,μm工艺对电路进行了设计和仿真,仿真结果表明,所提出的DPGA可以在0～24,dB增益区间进行256级增益控制.在5,MHz采样速度和3.3,V电源电压下,可实现12位采样精度而功耗仅为1.1,mW,满足低功耗CMOS图像传感器系统的需求.

摘要：在动态场景中,飞行时间图像传感器的高频多相操作会产生运动模糊,使运动区域内产生错误的三维原始数据,同时增加了电路设计难度。为了减小运动模糊的影响,本文对动态场景下飞行时间图像传感器进行建模。所建模型可以通过简单的参数设置快速完成传感器的参数设定,以仿真动态场景中各条件下的三维图像,从而分析运动误差。本文基于该成像模型,在不同的运动速度和帧频下分析了运动误差对成像质量的影响,探究了动态场景中两种曝光方式之间的成像质量差异,获得了具有高成像质量和低电路设计难度的最优成像指标。采用德州仪器(TI)公司的飞行时间相机对成像模型进行了评估,结果表明,在静态和动态场景中,模型仿真数据与相机实测数据匹配良好。

摘要：分辨率是CMOS图像传感器最重要的指标之一,分辨率越高,意味着像素阵列越大,像素阵列横向尺寸的增大对时序控制驱动电路的驱动能力提出了更高的要求,纵向尺寸增大也使得延迟影响行选信号的正常产生.本文研究了超大阵列CMOS图像传感器时序控制驱动电路.在像素阵列尺寸确定的情况下,采用左右两端同时驱动来提高控制电路的驱动能力,分析了寄生效应对时钟走线的影响,提出一种将移位寄存器时钟反向接入的方法,在不增加额外版图消耗的前提下提高了电路的可靠性.此外传感器尺寸较大,因此将时序控制驱动电路设计成可重复单元,再进行拼接.基于110 nm CMOS工艺,设计了超大阵列CMOS图像传感器时序控制驱动电路,并进行了2 k×2 k的样品芯片设计.配合2-share型5T像素结构,时序控制驱动电路可以实现滚筒模式、滚筒像素合并模式、全局模式3种模式的切换,并且可以开启高增益模μm式来获得低光照条件下的良好表现.样品芯片的像素尺寸为6μm×6μm,单侧行驱动电路尺寸为2 256μm×12 288μm,芯片整体尺寸19 300μm×19 500μm,帧频2帧/s,每行行选时间24.36μs,左右两端同时驱动,左右两侧信号差小于5 ns.

摘要：针对CMOS图像传感器中相关多采样(Correlated Multiple Sampling,CMS)技术在抑制噪声的同时使读出速度受影响的问题,设计了低噪声读出电路。读出电路采用列共用多采样技术,能够在不影响读出速度的情况下,抑制时域噪声和列固定模式噪声(Fixed Pattern Noise,FPN),改善CMOS图像传感器的成像质量。列共用多采样技术采用开关控制读出电路和像素的连接关系,以多列共用的读出电路对像素依次进行时序错开时间缩短的多次采样,完成所有像素量化的总时间保持不变。基于列共用多采样技术读出电路的降噪效果在110 nm的CMOS工艺下进行了仿真和验证。随着采样数M从1到4变化,读出时间没有增长,瞬态噪声仿真得到整个读出链路的输入参考噪声从123.8μV降低到60.6μV;加入列FPN进行仿真,输入参考失调电压由138μV降低到69μV。

摘要：量子图像传感器(QIS)在不同的过采样位深下信息冗余程度和动态范围(DR)不同,对于读出电路的要求也不同。研究了QIS成像过程中引入的读噪声,优化了QIS成像的数学模型。在动态范围和失调容限的约束下,得到了子像素过采样的最优位深。仿真结果表明,当QIS的成像位深为12 bit、等效满阱容量为4095 electron时,子像素过采样的最佳比特位深是3,为保证区间误码率小于千分之一,读出电路失调应低于0.22 electron。根据采样策略,设计了一种基于复用结构的flash型低噪声读出电路。相对于传统flash型模数变换器(ADC),所提ADC比较器的个数减少了4个,采样频率为10 MSa/s时,功耗降低了17.5%;采样频率为1 MSa/s时,ADC的功耗为116 nW,ADC的失调为0.196 electron。

摘要：提出了一种适用于TDI-CIS(时间延迟积分CMOS图像传感器)的模拟域流水采样列级运放共享累加器结构。提出的这种模拟累加器结构应用流水采样结构在不改变运放速率的前提下,将累加器的速率提升为传统累加器的2倍;采用积分电容列运放共享技术将n级TDI-CIS所需的运放个数减少至采用传统累加器所需个数的1/n。分析了流水采样累加器结构的原理以及输出噪声。使用标准0.18μm CMOS工艺进行了电路设计。仿真结果显示,提出的模拟累加器结构功耗为0.29m W,采样率为2 Msample/s。结果表明流水采样列级运放共享累加器结构在保持低电路面积和功耗的同时,可将TDI-CIS最大可达到的行频增加一倍,更适于高速扫描的应用环境。

摘要：提出了一种适用于高速小尺寸像素的列级ADC,该ADC采用单斜ADC(single-slope ADC,SS ADC)与逐次逼近ADC(successive-approximation ADC,SA ADC)相结合的方式在提高模数转换速度的同时减小了芯片面积.SS ADC实现5位粗量化,SA ADC实现5位细量化,SA ADC中5位分段电容DAC的桥接电容采用单位电容并利用区间交叠方式实现了误差校正.采用GSMC 0.18,μm 1P4M标准CMOS工艺对电路进行设计,仿真结果表明:所提出的列级ADC在167,kHz/s采样率和3.3,V电源电压下,有效位数9.81,每列功耗0.132,mW,速度比传统SS ADC提高了22倍.

摘要：转换增益是微光CMOS图像传感器的重要参数,转换增益的提高有助于提升图像传感器的信噪比,进而提升灵敏度和成像质量。由于转换增益与像素的寄生电容成反比关系,为有效提升转换增益,提出了一种基于自对准技术的4管有源像素寄生电容的二维物理模型。该模型建立了像素寄生电容与注入条件之间的关系,其中包括注入剂量、注入能量和复位电压,该模型的计算结果与TCAD仿真结果具有较高的一致性,二者之间的方差小于0.0028 fF2,验证了该模型的准确性。该模型能应用于高性能图像传感器尤其是高灵敏度微光图像传感器的设计和优化中。

摘要：为了降低CMOS图像传感器的噪声水平,本文提出了一种基于自适应相关多采样技术的单斜ADC,可以根据光强自动选择合适的斜坡信号完成A/D转换。通过在低照度下使用小范围、高增益的斜坡信号进行多采样操作,可以充分降低读出噪声。多斜坡发生器由温度计码电容型DAC实现,此外还分析并校准了斜坡信号的失调电压和增益误差。提出的单斜ADC是在标准的110 nm 1P4M工艺下设计仿真的。仿真结果表明:基于自适应相关多采样技术的单斜ADC不会增加总A/D转换时间,同时在8倍的前置放大器增益下实现了最低59μV_(rms)的读出噪声。此外当前置放大器为2倍增益时,读出噪声从强光下的211μV_(rms)降低到弱光下的92μV_(rms),噪声的降低对应于7.21 dB信噪比的提高。另外,本文的品质因数为3.77 nV_(rms)·s。

摘要：设计了1 024×128时间延迟积分型(TDI)CMOS图像传感器的时序控制电路。基于沿扫描方向的行滚筒式曝光方式、通过增加曝光频率实现了像素间电荷转移的同时性和信号累加的同步性。完成了像素阵列、像素外电荷累加和列级ADC的时序控制电路,相关参数通过I2C总线控制。设计共耗费761个标准逻辑单元,版图大小为125μm×160μm,总的动态功耗40.55μW,泄漏功耗为10.43μW,时序正确并满足要求。时序控制电路与模拟电路的结合实现了TDI型CMOS图像传感器。