摘要：为了降低温漂效应对放大器的影响,通过理论分析,设计了一款集成有温度补偿直流偏置网络的宽带射频驱动放大器。为了提高增益和输出功率,电路采用两级差分共射-共基极(cascode)结构,输出端口集成了一款结构新颖的差分转单端Marchand巴伦,同时基于0.18μm SiGe BiCMOS高性能异质结双极晶体管工艺进行设计。电磁仿真结果显示,在8~16 GHz的频带范围内,放大器的增益>26 dB,输出1 dB功率压缩点≥10 dBm,饱和输出功率≥13 dBm,端口回波损耗≤-10 dB,-40~125℃范围内同频点增益浮动≤1.5 dB。所设计的驱动放大器电路性能稳定,2.8 V电源工作电流为45 mA,尺寸仅为0.50 mm×0.58 mm,实现了SiGe放大器高性能、小型化的设计要求。

摘要：提出了一种适用于2GS/s以上速率射频DAC设计的结构——多路并行延迟锁相式DAC,并基于该结构实现了一款14位2.5GS/s高性能DAC。测试结果显示:积分非线性误差INL为±0.5LSB,微分非线性误差DNL为±0.4LSB;2.5GS/s转换速率条件下,输出100 MHz正弦波时SFDR为67.08dBc,IMD达到93.08dBc,输出550 MHz正弦波时,SFDR为56.42dBc。

摘要：提出了一种宽带、大动态范围对数检波电路。其中限幅放大器电路采用交叉耦合cascode结构,使得带宽得到有效拓展。经测试验证:检波器的带宽达到1MHz^8GHz,输入动态范围≥50 dB@1 MHz^8 GHz(±1dB精度范围,-40~85℃)、≥55dB@8GHz(±3 dB精度范围,-40~85℃),可靠性高、温度一致性好。可广泛应用于各类接收机和通信系统中。

摘要：为了满足高灵敏度、高速接收机的要求,设计一种新型高性能数控可变增益放大器(VGA)。电路模块主要包括前置放大器、增益跨导单元和输出放大器。通过8位增益控制字的最高有效位选通前置放大器,实现高低两段增益调节范围,剩余7位增益控制字实现45 dB的增益调节范围。利用SiGe BiCMOS工艺的高截止频率和低谐波特性,结合负反馈法,实现了高线性度。基于电流舵结构设计跨导单元,结合宽带跨阻放大器,实现了宽增益调节范围。采用Cadence软件进行仿真,经过流片验证,实现了-25~20 dB、-11~34 dB两段增益调节范围,以及35.23 dBm OIP3的高性能数控VGA。所设计的增益放大器可用于中频采样接收机、射频/中频增益级、差分ADC驱动等接收前端电路。

摘要：设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS)。其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗。DDFS电路采用多路并行结构,以降低核心运算模块的工作频率,采用多级交织采样实现低速信号到高速信号的采样,再将数据合成输出。DAC的设计采用温度计编码和二进制编码混合方式实现内部编码,采用双路归零编码方式实现信号输出。采用数字校准模块调整数字和模拟时钟的相位,确保信号从数字内核到DAC的正确采样。基于65 nm 1P8M CMOS工艺完成DDFS芯片的设计和流片,芯片面积为3.5 mm×4.7 mm。经测试在3.4 GHz的时钟频率下,输出信号频率约为1.36 GHz,窄带无杂散动态范围(SFDR)为89.75 dB;宽带SFDR为39.61 dB。

摘要：随着塑封器件高可靠性应用日益广泛,塑封产品的研制和生产需求不断增加。分析了塑封器件可能存在的热机械缺陷、腐蚀、爆米花效应,以及生产工艺中可能引入的封装、芯片粘接、钝化层等缺陷,从设计和工艺角度给出控制措施。介绍了国内外高可靠性塑封器件筛选、鉴定检验的典型流程及质量控制措施,用于在生产阶段剔除潜在缺陷的不合格品,保证产品具有高可靠性。

摘要：面向多通道超高速数据采集设备对高性能分配器的需求,提出了一种低抖动、低延迟、高稳定性的射频时钟扇出器结构。有两组输入时钟端口可供选择,内部采用无运放结构的带隙基准电路,提供精确偏置电压,最高支持10路LVPECL电平输出。端口采用优化的斜边叉指型二极管ESD保护结构,提升电路的ESD保护性能。该时钟扇出器电路基于180 nm SiGe工艺设计流片。经测试,3.3 V电源电压条件下,最高工作频率为5 GHz;在122.08 MHz载频下,测得附加相位噪声为-128.09 dBc/Hz@10 Hz、-160.75 dBc/Hz@1 MHz;从10kHz到20 MHz积分,附加抖动为21 fs RMS;常温25℃下测得,最大输出通道间偏斜为30 ps,传输延迟80 ps;ESD保护电压为4500 V。

摘要：采用IBM0.13μm CMOS工艺,设计了适用于80MS/s流水线结构A/D转换器的比较器。电路使用全差分动态锁存结构,在Lewis-Gray结构的基础上,保留比较器阈值和输入差分管尺寸之间的线性比例关系,改进复位和输出电路结构,降低了设计复杂度和功耗,减小了面积。通过细致的版图考虑,实现了7种不同阈值电压的比较器,失调小于13mV,最大面积为25μm×13μm,最高工作频率达500 MHz;80MS/s工作时,功耗最大仅为63μW,低于Lewis-Gray结构的比较器。

摘要：设计了一种应用于10位80 MS/s流水线A/D转换器的可调节多相时钟产生电路。该电路采用一种电流镜结构,通过调节可变电阻的阻值来实现对单位延迟时间的精确控制。芯片采用IBM 0.13μm CMOS工艺实现,电源电压为2.5 V。在各种条件下仿真所得的最大延迟时间偏差为4%,时钟电路功耗为0.68 mW。仿真结果表明,该时钟产生电路适用于高速流水线A/D转换器。

摘要：为了实现UHF RFID单芯片阅读器,提出了一种UHF RFID阅读器数字基带的电路结构。该数字基带基于EPC Global Class1 Gen2标准,对PIE编码、升余弦滤波器、希尔伯特滤波器、CRC5/16校验单元、FIR和IIR信道滤波器、采样电路、FM0译码、碰撞检测、控制单元等模块进行算法级、RTL级、网表级和物理级版图设计,后仿各项功能正确,符合系统要求。按照标准ASIC设计流程进行物理设计实现,并采用IBM 0.13μm 8金属的RF数模混合工艺流片。设计的RFID数字基带系统约27万门,面积为3 mm×3 mm,可应用于单芯片RFID阅读器。