摘要：基于高速串行通信系统中锁相环和时钟数据恢复电路的需求,研究了前馈环形振荡器的结构与工作原理;在传统结构的基础上,将前馈路径耦合至主路径反相器的源极,可以提高输出信号的边沿速率;最后基于Hajimiri模型的脉冲灵敏度函数进行分析,提出的结构有效降低了热噪声和闪烁噪声的引入。在28 nm CMOS工艺下设计了单源极前馈型和双源极前馈型的环形振荡器,仿真结果表明,振荡频率在2.5 GHz时,2种新结构相位噪声分别为-99 dBc/Hz@1 MHz和-105 dBc/Hz@1 MHz,FoM值分别为163 dBc/Hz和164 dBc/Hz。

摘要：采用65 nm CMOS工艺,设计了一种低相噪级联双锁相环毫米波频率综合器。该频率综合器采用两级锁相环级联的结构,减轻了单级毫米波频率综合器带内和带外相位噪声受带宽的影响。时间数字转换器采用游标卡尺型结构,改善了PVT变化下时间数字转换器的量化线性度。数字环路滤波器采用自动环路增益控制技术来自适应调节环路带宽,以提高频率综合器的性能。振荡器采用噪声循环技术,减小了注入到谐振腔的噪声,进而改善了振荡器的相位噪声。后仿真结果表明,在1.2 V电源电压下,该频率综合器可输出的频率范围为22~26 GHz,在输出频率为24 GHz时,相位噪声为-104.8 dBc/Hz@1 MHz,功耗为46.8 mW。

摘要：设计了RC充电时间过零点不变性振荡器,该振荡器提供对电压和温度不敏感的高精度高稳定性时钟信号。分析并推导了RC充电过程中过零电压的时间不随电源电压变化的特性,采用温度补偿技术最大限度地保证了RC充电过程中过零电压的时间不随温度变化。基于180 nm工艺实现了该振荡器,仿真结果表明,该振荡器可以稳定输出2 MHz,电压从2.5 V~5.5 V的频率波动小于1%,温度从-40℃~125℃的频率波动小于1%,PVT条件下的最大电流不超过150μA。

摘要：基于宽频率范围数字系统的需求,在0.13μm工艺下设计了一款宽输出范围、低抖动八相位锁相环。首先通过数学建模优化环路带宽,在系统级减小环路噪声;在振荡器中引入了前馈传输管单元以提高振荡频率并降低振荡器相位噪声;最后利用具有伪静态结构的D触发器来降低鉴相器和分频器的功耗并提高其抗噪声能力。仿真结果表明,VCO输出频率在1.2 GHz时相位噪声为-95dBc/Hz@1MHz,FOM功耗为4.5PJ@2GHz。

摘要：在约翰逊计数分频器的基础上,设计了一款双级结构分频器,采用系数自适应分配技术,显著提升了分频器的工作频率,并有效降低功耗。基于45nm CMOS工艺进行仿真,结果表明:该分频器最高工作频率可达8GHz,在1GHz时,49分频的双级可编程分频器功耗仅为63μW,在8GHz时,功耗为312μW。与典型的约翰逊结构相比,双级分频器工作频率可提升1.6倍,在分频器系数设置为6时,最大功耗优化比达到51.82%。