摘要：为保证智能电网中的数据安全,防止电力通信过程中的数据被篡改,安全芯片的应用必不可少,而RSA算法是安全芯片中应用最广泛的公钥算法之一。RSA算法复杂度高,硬件实现功耗较大,在设计的过程中常常无法完全兼顾性能、功耗、安全性等各个方面。文章设计了一种高性能、能抵抗常见侧信道攻击及EMA电磁攻击的高安全RSA协处理器。提出的随机存储模幂算法真伪运算结果的防护策略,增强了协处理器抵抗侧信道攻击、差分功耗攻击以及EMA电磁攻击的能力。通过两个层级的算法优化来提升协处理器性能,并通过结合CIOS平方算法和Karatsuba算法的改进的Montgomery模乘算法,使得1024位带防护的RSA算法在UMC 55 nm工艺下的面积为4.8万门@30 MHz,功耗为4.62 mW@30 MHz,FPGA开发板上进行API测试的性能为709.3 kbit/s。

摘要：随着深亚微米工艺的广泛应用,集成电路后端设计面临诸多挑战,其中成本的降低变得越来越重要,降低芯片面积成为降低成本一重要因素。在降低芯片面积时通常会产生布线拥塞问题。拥塞不仅会导致芯片无法绕通还会导致时序和串扰问题。拥塞有多种可能原因引起,其中一种是由局部高密度标准单元引起的拥塞,这种拥塞在芯片版图实现时可以采取加partial placement blockage方式,并在不同阶段逐步降低其百分比,增加标准单元的利用率的方式来解决。实验结果表明,该方法在解决芯片拥塞问题的同时可以更好的实现时序收敛,完成芯片设计。