摘要：由于传统的单斜式模数转换器(SS ADC)以及改进的各种架构串行两步式SS ADC普遍存在速度瓶颈问题,均无法满足工业界高帧率CMOS图像传感器的发展需求,该文提出一种应用于高帧率CMOS图像传感器的高速全差分两步式ADC设计方法。该ADC设计方法基于差动斜坡与时间数字转换(TDC)技术,将差动量化嵌套在两步式的量化中,形成了区别于串行量化的并行量化模式,不仅提升了数据量化的速率,而且保证了系统的一致性和鲁棒性;针对传统TDC技术与单斜式ADC的匹配性问题,提出了一种基于电平编码的TDC技术,在ADC量化的最后一个时钟周期内,在不提升系统时钟的情况下,完成时间数字转换,实现了更高精度的量化。该文基于55 nm 1P4M CMOS实验平台完成了所提方法的电路设计、版图设计和测试验证。在模拟电压3.3 V、数字电压1.2 V、时钟频率100 MHz、动态输入范围1.6 V的设计环境下,该文ADC设计精度为12 bit,转换时间仅有480 ns,列级功耗低至62μW,DNL以最低有效位(LSB)计为+0.6/–0.6,INL以最低有效位(LSB)计为+1.2/–1.4,信噪失真比(SNDR)达到70.08 dB,与现有的先进单斜式ADC相比,ADC转换速度提高了52%以上,可以有效压缩行处理时间,为高帧率大面阵CMOS图像传感器的实现提供了有效的解决方案。

摘要：随着拼接工艺在超大阵列CMOS图像传感器中的应用,传统的时钟树同步设计方法已不再适用于像素阵列的双侧驱动电路中,同一行像素阵列的双侧驱动面临直流穿通和坏行的严重问题。基于片上自适应校正思想提出了一种可应用于拼接型像素阵列的一致性驱动方法。该方法根据芯片工作环境的变化进行自适应实时校正,具有结构简单和可靠性高等特点。基于55 nm工艺,采用所提方法在一款12288×12288的150M像素规模、芯片面积高达77 mm×84 mm的超大阵列CMOS图像传感器中进行了实际应用和全面验证。实验结果表明:在500 MHz的主时钟、125 kHz的行时钟下,双侧行驱动的非一致性由17.5 ns减小至2 ns(一个时钟周期)以内,一致性提高了9倍以上,确保了亿级像素规模的超大面阵图像传感器的帧频达到10帧以上。

摘要：针对大面阵CMOS图像传感器(CIS)中存在的斜坡信号不一致性问题,该文提出一种用于CMOS图像传感器的斜坡一致性校正方法。该误差校正方法基于误差存储和电平移位思想,在列级读出电路中引入用于存储各列斜坡不一致性误差的存储电容,根据存储的斜坡不一致性误差对各列的斜坡信号进行电平移位,确保斜坡信号的一致性。该文基于55 nm 1P4M CMOS工艺对提出的斜坡一致性校正方法完成了详细电路设计和全面仿真验证。在斜坡信号电压范围为1.4 V,斜坡信号斜率为71.908 V/ms,像素面阵规模为8 192(H)×8 192(V),单个像素尺寸为10μm的设计条件下,该文提出的校正方法将斜坡不一致性误差从7.89 mV降低至36.8μV。斜坡信号的微分非线性(DNL)为+0.001 3/–0.004 LSB,积分非线性(INL)为+0.045/–0.02 LSB,列级固定模式噪声(CFPN)从1.9%降低到0.01%。该文提出的斜坡一致性校正方法在保证斜坡信号高线性度,不显著增加芯片面积和不引入额外功耗的基础上,斜坡不一致性误差降低了99.53%,为高精度CMOS图像传感器的设计提供了一定的理论支撑。

摘要：针对传统单斜式模数转换器(Analogue-to-Digital Conversion,ADC)和串行两步式ADC在面向大面阵CMOS图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行两步式ADC设计方法,该ADC设计方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时针对两步式结构在采样过程中的电荷注入和时钟馈通问题,提出了一种基于误差同步存储技术的误差校正方法,消除了采样电路非理想因素对ADC性能的影响.本文基于55 nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压为3.3 V,数字电压为1.2 V,时钟频率为250 MHz,输入信号为1.472 V的设计条件下,本文设计实现的13 bit ADC转换时间为512 ns,DNL(Differential NonLinearity)为+0.8/-0.8LSB,INL(Integral NonLinearity)为+2.1/-3.5LSB.信噪失真比(Signal to Noise and Distortion Ratio,SNDR)达到70 dB,有效位数为11.33 bit,列级功耗为47μW.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,使ADC转换速率提高了74.4%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

摘要：针对传统单斜式模数转换器(Analog-to-Digital Converter,ADC)和串行两步式ADC在面向大面阵CMOS(Complementary Metal Oxide Semiconductor)图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行ADC设计方法.该方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时采用插入式时间差值TDC(Time-to-Digital Converter),实现了全局低频时钟下的快速转换机制.本文基于55-nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压3.3 V,数字电压1.2 V,时钟频率250 MHz,输入电压1.2~2.7 V的情况下,将行时间压缩至825 ns,ADC的微分非线性和积分非线性分别为+0.6/-0.6LSB和+1.6/-1.2LSB,信噪失真比(Signal-to-Noise-and-DistortionRatio,SNDR)为68.271 dB,有效位数(Effective Numbers Of Bits,ENOB)达到11.0489 bit,列不一致性低于0.05%.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,ADC转换速率提高了87.1%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

摘要：针对CMOS图像传感器的高速化设计提出了一种列级ADC电路,其采用单斜式ADC与TDC结合的方式,通过时钟信号约束比较器输出,在量化的最后一个时钟周期内产生与电压对应的时间差值。利用TDC将该差值转换为相应的数字码并与单斜式ADC的量化结果做差,实现高精度转换的同时显著提高了ADC的量化速度。基于0.18μm CMOS工艺,完成电路的具体设计、版图实现和性能验证。在模拟电压3.3 V、数字电压1.8 V、时钟频率250 MHz、输入信号范围1.5 V的条件下,10 bit ADC的信噪失真比(SNDR)达到55.74 dB,无杂散动态范围SFDR为66.79 dB,有效转换位数达到8.9 bit,DNL不超过0.3 LSB,INL不超过0.6 LSB,列级电路功耗仅为79μW,行读出量化时间压缩至1μs。为大面阵CMOS图像传感器的帧频提升提供了一种有效的ADC设计方案。

摘要：大面阵、高分辨率碲镉汞红外焦平面阵列图像传感器可用于航天遥感、高精度卫星成像等领域,我国下一代气象卫星将全部应用此类图像传感器.然而,空间高能质子会对碲镉汞红外焦平面阵列探测器造成位移损伤效应,同时亦会在其像素单元金属氧化物半导体(MOS)管引入电离总剂量效应.本文以近年来广泛应用于图像传感器的55 nm制造工艺碲镉汞红外焦平面阵列图像传感器为对象,基于超大面阵设计时所用的2 pixel×2 pixel基本像素单元,构建了Geant4仿真模型,并且进行了不同质子入射注量下的仿真研究,获得了不同注量下的位移损伤情况,包括非电离能量损失、离位原子数等.结果表明,空间高能质子累积注量为10^(13)cm^(–2)时,除了考虑碲镉汞红外焦平面阵列图像传感器位移损伤效应外,亦需关注其像素单元MOS管电离总剂量效应.与此同时,结合仿真结果对其空间应用环境中的损伤情况进行了初步评估.该研究可为未来超大面阵碲镉汞红外焦平面阵列图像传感器空间应用提供关键数据支撑.