摘要：介绍了一个针对同步时序电路 VHDL 设计的性质验证的解决方案——一个有效的符号模型判别器VERIS.该模型判别器利用同步时序电路设计的特点以及待验证性质的局部性 ,可显著地减少有限状态机 (FSM)的状态空间 ;大大地提高可达性分析和性质验证的速度 ;同时 ,实现了反例生成机制 .实验结果表明 ,与 Deharbe的模型判别器相比 。

摘要：有序的二叉决策图（ＯＢＤＤ）是形式验证领域的基础技术之一．由于ＯＢＤＤ的大小对变量序非常敏感，使得变量排序问题成为最关键的一个问题．首先将ＯＢＤＤ变量排序问题分解为３ 个子问题，定义了若干启发信息，给出了上述子问题的启发式解法；然后提出了一个变量排序自适应选择算法，从若干候选变量序中选出“最佳”的变量序．最后给出了ＩＳＣＡＳ８５ 电路的实验结果．

摘要：描述一个在模型判别器中实现的实用的反例生成策略。该策略利用电路性质描述语言的特点 ,将所有的“反例”生成算法归结为三种基本的“正例”生成算法。

摘要：符号模型检查（ＳｙｍｂｏｌｉｃＭｏｄｅｌＣｈｅｃｋｉｎｇ，ＳＭＣ）是一种有效的形式验证方法．该方法主要有２个难点：一个是建模，即如何建立并用有限内存来表示电路的状态机模型；另一个是在此模型基础上的验证算法．由于验证时间和有限状态机模型的大小是直接相关的，因而模型的大小就成为ＳＭＣ中的关键问题．本文提出一种基于同步电路行为描述的新的有限状态机模型Ｓ２－ＦＳＭ，并给出从同步电路的ＶＨＤＬ描述建立这种模型的过程．由于该模型的状态转换函数是基于时钟周期的，消去了与时钟无关的大量中间变量，所以同Ｄｅｈａｒｂｅ提出的模型相比，它的状态数大大减少．若干电路的实验结果表明，该模型由于减少了状态规模，建模时间和可达性分析时间大大减少，效果十分显著．